一種輻射加固設計的寄存器電路制造技術

本發明專利技術公開了一種輻射加固設計的寄存器電路，包括第一級主鎖存器、第二級從鎖存器、第一反相器和第二反相器。第一級主鎖存器有2個數據輸入，分別來自寄存器的數據輸入di及寄存器的互補數據輸入dib；第一級主鎖存器有1個時鐘輸入ck；第一級主鎖存器有2個數據輸出，分別為鎖存數據ql及互補的鎖存數據qlb；第二級從鎖存器有2個數據輸入，分別來自第一級主鎖存器的數據輸出ql及互補的數據輸出qlb；第二級從鎖存器有1個時鐘輸入ck，來自寄存器的互補時鐘輸入ckn；第二級從鎖存器有2個數據輸出，分別為寄存器的寄存數據rq及互補的寄存數據rqb。利用本發明專利技術，增強了該寄存器的抗輻照性能，并且在提高寄存器抗輻照性能的同時，并未帶來過多的面積消耗。

【技術實現步驟摘要】

本專利技術涉及集成電路
，更具體地涉及一種輻射加固設計的寄存器電路。
技術介紹
在數字電路的世界里，電路的實現主要包括一系列的組合邏輯電路及時序邏輯電路，組合邏輯電路狀態僅與當前的輸入有關，時序邏輯電路一般均與當前時鐘之前的輸入有關。基于這些特點，數字電路中控制狀態機的實現離不開時序邏輯電路，此外數字電路中常采用的流水線技術、時鐘同步技術等均離不開時序邏輯電路，而時序邏輯電路中最重要的組成部分就是數據寄存器，因此在當今廣泛應用的數字電路中，寄存器電路具有重要的意義。一般廣泛使用的寄存器電路均由主從兩級鎖存器構成，基于鎖存器結構的電路在空間、宇航等應用領域中，由于大量存在的高能粒子、宇宙射線等產生的輻射效應，將會對電路中的鎖存器帶來嚴重影響。如單粒子翻轉等輻射效應，會造成鎖存數據的翻轉，由此破壞寄存器寄存的數據，且隨著集成特征電路尺寸的不斷減小，輻射效應對于寄存器電路的影響隨之加重。為滿足空間、宇航等應用領域的特殊需求，對寄存器電路的輻射加固設計變得非常重要。
技術實現思路
(一 )要解決的技術問題有鑒于此，本專利技術的主要目的在于提供一種輻射加固設計的寄存器電路，以在提高寄存器抗輻照性能的同時，避免帶來過多的面積消耗。( 二 )技術方案為達到上述目的，本專利技術提供了一種輻射加固設計的寄存器電路，該寄存器電路包括第一級主鎖存器1、第二級從鎖存器2、第一反相器3和第二反相器4，其中第一級主鎖存器I有2個數據輸入，分別來自寄存器的數據輸入di及寄存器的互補數據輸入dib ;第一級主鎖存器I有I個時鐘輸入ck ;第一級主鎖存器I有2個數據輸出，分別為鎖存數據ql及互補的鎖存數據qlb ；第二級從鎖存器2有2個數據輸入，分別來自第一級主鎖存器I的數據輸出ql及互補的數據輸出qlb ;第二級從鎖存器2有I個時鐘輸入ck，來自寄存器的互補時鐘輸入ckn ;第二級從鎖存器2有2個數據輸出，分別為寄存器的寄存數據rq及互補的寄存數據rqb ；第一反相器3的輸入為寄存器的數據輸入di,輸出為寄存器的互補數據輸入dib ；第二反相器4的輸入為寄存器的時鐘輸入ck,輸出為寄存器的互補時鐘輸入ckn。上述方案中，所述第一級主鎖存器I與所述第二級從鎖存器2結構相同，均包括依次連接的第一傳輸管NMOS晶體管103、第一差分串聯電壓開關邏輯單元10、第二差分串聯電壓開關邏輯單元20和第二傳輸管NMOS晶體管203，其中第一差分串聯電壓開關邏輯單元10與第二差分串聯電壓開關邏輯單元20構成交叉耦合的鎖存器，該鎖存器連接在正電源電壓和電源地之間；第一傳輸管NMOS晶體管103，其漏端或源端與第一差分串聯電壓開關邏輯單元的第一輸入inlO相連，其柵極與時鐘信號ck連接，其源端或漏端與數據輸入d連接；第二傳輸管NMOS晶體管203，其漏端或源端與第一差分串聯電壓開關邏輯單元的第二輸入inll相連，其柵極與時鐘信號ck連接，源端或漏端與互補的數據輸入db連接。上述方案中，所述第一差分串聯電壓開關邏輯單元10包括第一輸入PMOS晶體管104、第二輸入PMOS晶體管106、第一負載NMOS晶體管105和第二負載NMOS晶體管107，其中第一輸入PMOS晶體管104的源端或漏端與第一負載NMOS晶體管105的源端或漏端相連，構成第一差分串聯電壓開關邏輯單兀的第一輸出outlO ；第一負載NMOS晶體管105的柵端接第一差分串聯電壓開關邏輯單元的第二輸出outll ；第二輸入PMOS晶體管106的源端或漏端與第二負載NMOS晶體管107的源端或漏端相連，構成第一差分串聯電壓開關邏輯單元的第二輸出outll ；第二負載NMOS晶體管107的柵端接第一差分串聯電壓開關邏輯單元的第一輸出outlOo上述方案中，所述第一輸入PMOS晶體管104的柵端為第一差分串聯電壓開關邏輯單元的第一輸入inlO ;所述第二輸入PMOS晶體管106的柵端為第一差分串聯電壓開關邏輯單元的第二輸入inll。上述方案中，所述第二差分串聯電壓開關邏輯單元20包括第三輸入PMOS晶體管204、第四輸入PMOS晶體管206、第三負載NMOS晶體管205和第四負載NMOS晶體管207，其中第三輸入PMOS晶體管204的源端或漏端與第三負載NMOS晶體管205的源端或漏端相連，構成第二差分串聯電壓開關邏輯單元的第一輸出q ;第三負載NMOS晶體管205的柵端接第二差分串聯電壓開關邏輯單元的第二輸出qb ；第四輸入PMOS晶體管206的源端或漏端與第四負載NMOS晶體管207的源端或漏端相連，構成第二差分串聯電壓開關邏輯單元的第二輸出qb ;第四負載NMOS晶體管207的柵端接第二差分串聯電壓開關邏輯單元的第一輸出q。上述方案中，所述第三輸入PMOS晶體管204的柵端為第二差分串聯電壓開關邏輯單元的第一輸入in20 ;所述第四輸入PMOS晶體管206的柵端為第二差分串聯電壓開關邏輯單元的第二輸入in21。上述方案中，所述第一傳輸管NMOS晶體管103,其漏端或源端與第一差分串聯電壓開關邏輯單元的第一輸入inlO相連，其柵極與時鐘信號ck連接，其源端或漏端與數據輸入d連接。上述方案中，所述第二傳輸管NMOS晶體管203，其漏端或源端與第一差分串聯電壓開關邏輯單元的第二輸入ini I相連，其柵極與時鐘信號ck連接，源端或漏端與互補的數據輸入db連接。(三)有益效果從上述技術方案可以看出，本專利技術提供的輻射加固設計的寄存器電路，基于兩個輻射加固設計的鎖存器構成，第一級主鎖存器與第二級從鎖存器結構相同，采用2個差分串聯電壓開關邏輯單元構成鎖存器結構，總共4個鎖存節點(outlO、outll、q、qb)，其中任何一個鎖存節點都受其他2個鎖存節點的控制。因此，當其中任意一個鎖存節點在單粒子事件中發生翻轉時，其他鎖存節點發生翻轉的概率大大降低，降低了鎖存器單元在單粒子事件發生時發生數據翻轉的可能性，進而大大提高寄存器的抗輻照性能，且其在提高寄存器抗輻照性能的同時，并未帶來過多的面積消耗。附圖說明通過附圖形象而詳細地對上述
技術實現思路
進行描述，以使本專利技術的特點和優點變得更加清晰，這些附圖包括圖1示出的是本專利技術提供輻射加固設計的寄存器電路的結構框圖；圖2示出的是圖1所示寄存器電路中鎖存器的電路圖。具體實施例方式為使本專利技術的目的、技術方案和優點更加清楚明白，在下文中，通過參照附圖，本專利技術實施例將被詳細地描述。但是，本專利技術可以以許多不同的形式加以實施，并不應限定于這里給出的實例，該實例的提供是為了使本公開是徹底的和完整的，并且向熟悉本領域的人員全面地傳達本專利技術的思想。如圖1所示，圖1是本專利技術提供輻射加固設計的寄存器電路的結構框圖，該寄存器電路包括第一級主鎖存器1、第二級從鎖存器2、第一反相器3和第二反相器4。其中，第一級主鎖存器I與第二級從鎖存器2結構相同。第一級主鎖存器I有2個數據輸入，分別來自寄存器的數據輸入di及寄存器的互補數據輸入dib ;第一級主鎖存器I有I個時鐘輸入ck ;第一級主鎖存器I有2個數據輸出，分別為鎖存數據ql及互補的鎖存數據qlb。第二級從鎖存器2有2個數據輸入，分別來自第一級主鎖存器I的數據輸出ql及互補的數據輸出qlb ;第二級從鎖存器2有I個時鐘輸入ck，來自寄存器的互補時鐘輸入本文檔來自技高網...

【技術保護點】
一種輻射加固設計的寄存器電路，其特征在于，該寄存器電路包括第一級主鎖存器(1)、第二級從鎖存器(2)、第一反相器(3)和第二反相器(4)，其中：第一級主鎖存器(1)有2個數據輸入，分別來自寄存器的數據輸入di及寄存器的互補數據輸入dib；第一級主鎖存器(1)有1個時鐘輸入ck；第一級主鎖存器(1)有2個數據輸出，分別為鎖存數據ql及互補的鎖存數據qlb；第二級從鎖存器(2)有2個數據輸入，分別來自第一級主鎖存器(1)的數據輸出ql及互補的數據輸出qlb；第二級從鎖存器(2)有1個時鐘輸入ck，來自寄存器的互補時鐘輸入ckn；第二級從鎖存器(2)有2個數據輸出，分別為寄存器的寄存數據rq及互補的寄存數據rqb；第一反相器(3)的輸入為寄存器的數據輸入di，輸出為寄存器的互補數據輸入dib；第二反相器(4)的輸入為寄存器的時鐘輸入ck，輸出為寄存器的互補時鐘輸入ckn。

【技術特征摘要】
1.一種輻射加固設計的寄存器電路，其特征在于，該寄存器電路包括第一級主鎖存器(I)、第二級從鎖存器(2)、第一反相器(3)和第二反相器(4)，其中: 第一級主鎖存器(I)有2個數據輸入，分別來自寄存器的數據輸入di及寄存器的互補數據輸入dib ;第一級主鎖存器(I)有I個時鐘輸入ck ;第一級主鎖存器(I)有2個數據輸出，分別為鎖存數據ql及互補的鎖存數據qlb ； 第二級從鎖存器(2)有2個數據輸入，分別來自第一級主鎖存器(I)的數據輸出ql及互補的數據輸出qlb ;第二級從鎖存器(2)有I個時鐘輸入ck，來自寄存器的互補時鐘輸入ckn ;第二級從鎖存器(2)有2個數據輸出，分別為寄存器的寄存數據rq及互補的寄存數據rqb ； 第一反相器(3)的輸入為寄存器的數據輸入di,輸出為寄存器的互補數據輸入dib ; 第二反相器(4)的輸入為寄存器的時鐘輸入ck,輸出為寄存器的互補時鐘輸入ckn。2.根據權利要求1所述的輻射加固設計的寄存器電路，其特征在于，所述第一級主鎖存器(I)與所述第二級從鎖存器(2)結構相同，均包括依次連接的第一傳輸管NMOS晶體管(103)、第一差分串聯電壓開關邏輯單元(10)、第二差分串聯電壓開關邏輯單元(20)和第二傳輸管NMOS晶體管(203)，其中: 第一差分串聯電壓開關邏輯單元(10)與第二差分串聯電壓開關邏輯單元(20)構成交叉耦合的鎖存器，該鎖存器連接在正電源電壓和電源地之間； 第一傳輸管NMOS晶體管(103)，其漏端或源端與第一差分串聯電壓開關邏輯單元的第一輸入inlO相連，其柵極與時鐘信號ck連接，其源端或漏端與數據輸入d連接； 第二傳輸管NMOS晶體管(203)，其漏端或源端與第一差分串聯電壓開關邏輯單元的第二輸入inll相連，其柵極與時鐘信號ck連接，源端或漏端與互補的數據輸入db連接。3.根據權利要求2所述的輻射加固設計的寄存器電路，其特征在于，所述第一差分串聯電壓開關邏輯單元(10)包括第一輸入PMOS晶體管(104)、第二輸入PMOS晶體管(106)、第一負載NMOS晶體管(105)和第二負載NMOS晶體管(107)，其中: 第一輸入PMOS晶體管(104)的源端或漏端與第一負載NMOS晶體管(105)的源端或漏端相連，構成第一差分串聯電壓開關邏輯單兀的第一輸出outlO ； 第一負載NMOS晶...

【專利技術屬性】
技術研發人員：吳利華，于芳，
申請(專利權)人：中國科學院微電子研究所，
類型：發明
國別省市：