移位寄存器單元、柵極驅動電路、數(shù)據(jù)驅動電路及顯示器制造技術

本發(fā)明專利技術公開了一種移位寄存器單元、柵極驅動電路、數(shù)據(jù)驅動電路及顯示器，其中移位寄存器單元包括：第一信號輸入端，第二信號輸入端，第一時鐘信號輸入端，下拉控制信號輸入端，信號輸出端（VOUT），輸入模塊（21），驅動模塊（22），驅動控制端下拉延遲模塊（23），時鐘饋通抑制模塊（25）和低電平維持模塊（24）。本申請通過延長移位寄存器單元中驅動控制端的放電時間，使得信號輸出端可以通過驅動模塊中的充電晶體管快速放電，并通過抑制時鐘饋通抑制模塊中的晶體管的漏電，提高了電路的工作速度和集成化程度。

【技術實現(xiàn)步驟摘要】

本申請涉及一種顯示器，尤其涉及一種顯示器的柵極驅動電路、數(shù)據(jù)驅動電路以及移位寄存器單元。
技術介紹
有源平板顯示已經成為現(xiàn)代顯示領域的主流技術。在有源平板顯示器中，柵極驅動電路和數(shù)據(jù)驅動電路是非常重要的組成部件，傳統(tǒng)的方法是以外圍驅動IC的形式采用壓封的辦法連接到顯示面板上的。近年來，集成顯示驅動電路逐漸成為平板顯示技術的研究熱點。所謂集成顯示驅動電路主要包括集成柵極驅動電路和集成數(shù)據(jù)驅動電路兩個部分，是指將柵極驅動電路和數(shù)據(jù)驅動電路以薄膜晶體管(TFT)的形式與像素TFT —起制作于顯示面板上。與傳統(tǒng)的工藝相比，采用集成顯示驅動的方法不僅可以減少外圍驅動芯片的數(shù)量及其壓封程序、降低成本，而且能使得顯示器外圍更加纖薄，使液晶模組更加緊湊，機械和電學可靠性得以增強。移位寄存器單元是實現(xiàn)柵極驅動電路和數(shù)據(jù)驅動電路非常重要的單元電路。先前報道的一些電路方案中，移位寄存器單元的工作速度較慢，雖然能滿足柵極驅動電路的要求，但是不利于高速數(shù)據(jù)驅動電路的實現(xiàn)。主要有兩方面的原因一方面驅動晶體管通常僅作為充電晶體管、輸出信號的下降延遲時間的減小只能通過增大放電晶體管的尺寸實現(xiàn)，無法兼顧電路的工作速度與版圖面積；另一方面雖然采用了自舉技術提高了驅動晶體管的驅動能力，但是由于電路的模塊之間可能存在功能沖突，使得移位寄存器單元在正常工作時出現(xiàn)晶體管漏電現(xiàn)象，降低了電路的工作速度。此外，現(xiàn)有的電路設計為了抑制時鐘饋通效應、保證輸出信號低電平的穩(wěn)定性，通常設計復雜度較高、成品率較低，而且還存在個別晶體管器件特性退化嚴重、電路工作壽命短的缺點。圖1所示為一種公開的用于柵極驅動電路的移位寄存器單元的電路圖，該移位寄存器單元需要用到十個晶體管Q1-Qltl，和一個電容C1,電路的工作速度較慢、設計復雜，一些晶體管受到的電壓應力較大，影響了電路的工作壽命。隨著顯示器分辨率提高，對于集成驅動電路尤其是集成數(shù)據(jù)驅動電路來說，顯示器對電路的工作速度、版圖面積的要求將更加苛刻。因此，如何采用更精簡的結構實現(xiàn)速度更快的移位寄存器單元，進而實現(xiàn)集成顯示驅動電路特別是高速的集成數(shù)據(jù)驅動電路，是一個極具價值且亟待研究的問題。
技術實現(xiàn)思路
本申請要解決的主要技術問題是，提供一種結構精簡、工作速度快的移位寄存器單元，進一步的，還采用該移位寄存器單元來實現(xiàn)集成柵極驅動電路和集成數(shù)據(jù)驅動電路以及顯示器的設計。根據(jù)本申請的第一方面，提供一種移位寄存器單元，包括第一信號輸入端，用于接收第一脈沖信號。第二信號輸入端，用于接收第二脈沖信號。第一時鐘信號輸入端，用于接收第一時鐘信號。下拉控制信號輸入端，用于接收下拉控制信號。信號輸出端,用于輸出脈沖驅動信號。驅動模塊，所述驅動模塊連接在第一時鐘信號輸入端和信號輸出端之間，在其驅動控制端獲得驅動電壓后，將第一時鐘信號傳送到信號輸出端，當所述第一時鐘信號為高電平時，驅動模塊對所述信號輸出端充電；當?shù)谝粫r鐘信號為低電平時，驅動模塊對信號輸出端放電。輸入模塊，所述輸入模塊連接在第一信號輸入端和驅動模塊的驅動控制端之間，用于從所述第一信號輸入端接收第一脈沖信號，給所述驅動模塊的驅動控制端提供驅動電壓。驅動控制端下拉延遲模塊，所述驅動控制端下拉延遲模塊連接在信號輸出端和驅動模塊的驅動控制端之間，用于在所述第二脈沖信號的控制下將所述驅動控制端耦合至信號輸出端。時鐘饋通抑制模塊，所述時鐘饋通抑制模塊連接在信號輸出端和驅動模塊的驅動控制端之間，用于在移位寄存器單元的非選通階段，當?shù)谝粫r鐘信號為高電平時釋放所述驅動控制端的耦合電荷至信號輸出端。低電平維持模塊，用于在移位寄存器單元處于非選通階段時，保持所述信號輸出端的電位為低電平，低電平維持模塊包括低電平維持控制端，用于產生低電平維持信號。所述下拉控制信號為第二時鐘信號或前一級移位寄存器單元輸出的低電平維持信號；所述第一時鐘信號和第二時鐘信號是周期相同的互補的時鐘信號，當?shù)谝幻}沖信號的高電平脈沖到來時，所述第一時鐘信號為低電平；第二脈沖信號的高電平脈沖滯后第一脈沖信號一個時鐘周期。根據(jù)本申請的第二方面，提供一種柵極驅動電路，包含移位寄存器、第一時鐘線、第二時鐘線、啟動信號線以及總公共地線；所述移位寄存器包括N+1級串聯(lián)的如上所述的移位寄存器單元，其中N為正整數(shù)；所述第一時鐘線和第二時鐘線為所述移位寄存器傳輸互補的時鐘信號；所述啟動信號線耦合至第一級移位寄存器單元的第一信號輸入端以及最后一級移位寄存器單元的第二信號輸入端；所述移位寄存器的每一級移位寄存器單元的信號輸出端稱合到后一級移位寄存器單兀的第一信號輸入端和前一級移位寄存器單兀的第二信號輸入端，所述信號輸出端輸出的脈沖驅動信號為柵極驅動信號；其中奇數(shù)級移位寄存器單元的第一時鐘信號輸入端耦合至第一時鐘線，其下拉控制信號輸入端耦合至第二時鐘線或者前一級移位寄存器單元的低電平維持控制端，偶數(shù)級移位寄存器單元的第一時鐘信號輸入端耦合至第二時鐘線，其下拉控制信號輸入端耦合至第一時鐘線或者前一級移位寄存器單元的低電平維持控制端。根據(jù)本申請的第三方面，提供一種數(shù)據(jù)驅動電路包括數(shù)據(jù)總線，用于傳輸數(shù)據(jù)信號，包括X條并聯(lián)的數(shù)據(jù)通道，其中X為正整數(shù)；移位同步信號線，用于傳輸移位同步信號；移位寄存器，用于接收移位同步信號，并產生門控信號；第三時鐘線、第四時鐘線，用于給所述移位寄存器單兀傳輸互補的時鐘信號；多路分配器，包括多個結構相同的傳輸模塊，用于在所述移位寄存器單元產生的門控信號的控制下，將數(shù)據(jù)總線上的數(shù)據(jù)信號傳輸至數(shù)據(jù)線。所述移位寄存器包括Υ+l級串聯(lián)的如上所述的移位寄存器單元，其中Y為正整數(shù)；所述移位同步信號線耦合至第一級移位寄存器單元的第一信號輸入端以及最后一級移位寄存器單元的第二信號輸入端；所述移位寄存器單元的每一級移位寄存器單元的信號輸出端耦合到后一級移位寄存器單元的第一信號輸入端和前一級移位寄存器單元的第二信號輸入端；奇數(shù)級移位寄存器單元的第一時鐘信號輸入端耦合至第三時鐘線，其下拉控制信號輸入端耦合至第四時鐘線；偶數(shù)級移位寄存器單元的第一時鐘信號輸入端耦合至第四時鐘線，其下拉控制信號輸入端耦合至第三時鐘線；所述移位寄存器單元的第1-Y級移位寄存器單元輸出脈沖驅動信號，所述脈沖驅動信號為門控信號，用于控制所述多路分配器的導通與關斷。所述多路分配器包含多個結構相同的傳輸模塊，當所述移位寄存器輸出的Y個門控信號順次變?yōu)楦唠娖綍r，所述多路分配器的各個傳輸模塊串行或者并行工作，將數(shù)據(jù)總線上各數(shù)據(jù)通道的數(shù)據(jù)信號傳輸?shù)綌?shù)據(jù)線。此外，本申請還公開了一種顯示器，包括:面板，所述面板包括由多個像素構成的二維像素陣列；以及與陣列中每個像素相連的第一方向的多條數(shù)據(jù)線和第二方向的多條柵極掃描線；還包括如上所述的柵極驅動電路，為所述柵極掃描線提供柵極驅動信號，和如上所述的數(shù)據(jù)驅動電路，為數(shù)據(jù)線提供數(shù)據(jù)信號；所述柵極驅動電路與數(shù)據(jù)驅動電路與像素陣列一起集成于面板之上。本申請的有益效果體現(xiàn)在:移位寄存器單元在兩相互補時鐘信號的驅動下，一方面，通過驅動控制端下拉延遲模塊延長驅動控制端Q的放電時間，使得信號輸出端可以通過驅動模塊快速的充電，減小了輸出信號的下降時間，另一方面通過抑制時鐘饋通抑制模塊中晶體管的漏電，減小了輸出信號的上升時間，從而提高了電路工作速度；移位寄本文檔來自技高網(wǎng)...

【技術保護點】
一種移位寄存器單元，其特征在于，包括：第一信號輸入端，用于接收第一脈沖信號（VI1）；第二信號輸入端，用于接收第二脈沖信號（VI2）；第一時鐘信號輸入端，用于接收第一時鐘信號（VA）；下拉控制信號輸入端，用于接收下拉控制信號；信號輸出端（VOUT），用于輸出脈沖驅動信號；驅動模塊（22），所述驅動模塊（22）連接在第一時鐘信號輸入端和信號輸出端（VOUT）之間，在其驅動控制端（Q）獲得驅動電壓后，將第一時鐘信號（VA）傳送到信號輸出端（VOUT），當所述第一時鐘信號（VA）為高電平時，驅動模塊（22）對所述信號輸出端（VOUT）充電；當?shù)谝粫r鐘信號（VA）為低電平時，驅動模塊（22）對信號輸出端（VOUT）放電；輸入模塊（21），所述輸入模塊（21）連接在第一信號輸入端和驅動模塊（22）的驅動控制端（Q）之間，用于從所述第一信號輸入端接收第一脈沖信號（VI1），給所述驅動模塊（22）的驅動控制端（Q）提供驅動電壓；驅動控制端下拉延遲模塊（23），所述驅動控制端下拉延遲模塊（23）連接在信號輸出端（VOUT）和驅動模塊（22）的驅動控制端（Q）之間，其控制端輸入下拉控制信號，用于在移位寄存器單元的下拉階段，在所述下拉控制信號的控制下將所述驅動控制端（Q）耦合至信號輸出端（VOUT）；時鐘饋通抑制模塊（25），所述時鐘饋通抑制模塊（25）連接在驅動模塊（22）的驅動控制端（Q）之間和信號輸出端（VOUT）之間，用于在移位寄存器單元的非選通階段，當?shù)谝粫r鐘信號（VA）為高電平時釋放所述驅動控制端（Q）的耦合電荷至信號輸出端（VOUT）；低電平維持模塊（24），連接在信號輸出端（VOUT）和低電位源之間（VSS），用于在移位寄存器單元處于非選通階段時，將所述信號輸出端（VOUT）耦合到低電位源（VSS）；所述低電平維持模塊（24）包括低電平維持控制端（P），用于產生低電平維持信號；所述下拉控制信號為第二時鐘信號（VB）或前一級移位寄存器單元輸出的低電平維持信號，所述第一時鐘信號（VA）和第二時鐘信號（VB）是周期相同的互補的時鐘信號，當?shù)谝幻}沖信號（VI1）的高電平脈沖到來時，所述第一時鐘信號（VA）為低電平，第二脈沖信號（VI2）的高電平脈沖滯 后第一脈沖信號（VI1）一個時鐘周期。...

【技術特征摘要】
1.一種移位寄存器單元，其特征在于，包括: 第一信號輸入端，用于接收第一脈沖信號(V11)； 第二信號輸入端，用于接收第二脈沖信號(V12)； 第一時鐘信號輸入端，用于接收第一時鐘信號(Va)； 下拉控制信號輸入端，用于接收下拉控制信號； 信號輸出端(Votjt),用于輸出脈沖驅動信號； 驅動模塊(22),所述驅動模塊(22)連接在第一時鐘信號輸入端和信號輸出端(Votjt)之間，在其驅動控制端(Q)獲得驅動電壓后，將第一時鐘信號(Va)傳送到信號輸出端(VTOT)，當所述第一時鐘信號(Va)為高電平時,驅動模塊(22)對所述信號輸出端(Vmjt)充電；當?shù)谝粫r鐘信號(Va)為低電平時，驅動模塊(22)對信號輸出端(Votjt)放電； 輸入模塊(21),所述輸入模塊(21)連接在第一信號輸入端和驅動模塊(22)的驅動控制端(Q)之間，用于從所述第一信號輸入端接收第一脈沖信號(V11),給所述驅動模塊(22)的驅動控制端(Q)提供驅動電壓； 驅動控制端下拉延遲模塊(23)，所述驅動控制端下拉延遲模塊(23)連接在信號輸出端(V.)和驅動模塊(22)的驅動控制端(Q)之間，其控制端輸入下拉控制信號，用于在移位寄存器單元的下拉階段，在所述下拉控制信號的控制下將所述驅動控制端(Q)耦合至信號輸出端(Vqut)； 時鐘饋通抑制模塊(25)，所述時鐘饋通抑制模塊(25)連接在驅動模塊(22)的驅動控制端(Q)之間和信號輸出端(Vtot)之間，用于在移位寄存器單元的非選通階段，當?shù)谝粫r鐘信號(Va)為高電平時釋 放所述驅動控制端(Q)的耦合電荷至信號輸出端(Vott)； 低電平維持模塊(24)，連接在信號輸出端(Vtot)和低電位源之間(Vss)，用于在移位寄存器單元處于非選通階段時，將所述信號輸出端(Vott)耦合到低電位源(Vss);所述低電平維持模塊(24)包括低電平維持控制端(P)，用于產生低電平維持信號； 所述下拉控制信號為第二時鐘信號(Vb)或前一級移位寄存器單元輸出的低電平維持信號，所述第一時鐘信號(Va)和第二時鐘信號(Vb)是周期相同的互補的時鐘信號，當?shù)谝幻}沖信號(V11)的高電平脈沖到來時，所述第一時鐘信號(Va)為低電平，第二脈沖信號(V12)的高電平脈沖滯后第一脈沖信號(V11) —個時鐘周期。2.如權利要求1所述移位寄存器單元，其特征在于，所述輸入模塊(21)包括第一晶體管(T1),所述第一晶體管(T1)的控制極和第一極耦合到第一信號輸入端，用于接收第一脈沖信號(Vn)，所述第一晶體管(T1)的第二極耦合到驅動模塊(22)的驅動控制端(Q)，用于為驅動控制端(Q)提供驅動電壓；所述驅動模塊(22)包括第二晶體管(T2),所述第二晶體管(T2)的控制極耦合到所述第一晶體管(T1)的第二極，所述第二晶體管(T2)的第一極耦合到第一時鐘信號輸入端，用于接收第一時鐘信號(VA)，所述第二晶體管(T2)的第二極耦合至IJ信號輸出端(Vtot),用于在被所述驅動電壓開啟后，當所述第一時鐘信號(Va)為高電平時對信號輸出端(Votjt)充電，當所述第一時鐘信號(Va)為低電平時下拉信號輸出端(Votjt)的電位；所述低電平維持模塊(24)包括第一保持單元(241)，所述第一保持單元(241)包括第五晶體管(T5),所述第五晶體管(T5)的控制極耦合至延時信號輸入端，用于接收第二時鐘信號(VB)，所述第五晶體管(T5)的第一極耦合至信號輸出端(VOTT)，所述第五晶體管(T5)的第二極耦合至低電位源(Vss)，用于當所述第二時鐘信號(Vb)的高電平到來時保持信號輸出端(Vout)的電位為低電平。3.如權利要求2所述移位寄存器單元，其特征在于，所述低電平維持模塊(24)還包括第二保持單元(242)，所述第二保持單元(242)包括第六晶體管(T6)、第七晶體管(T7)和第二電容(C2),所述第六晶體管(T6)的控制極耦合至第七晶體管(T7)的第一極，所述第六晶體管(T6)的第一極耦合至信號輸出端(VOTT)，所述第六晶體管(T6)的第二極耦合至低電位源(Vss);所述第七晶體管(T7)的控制極耦合至所述第六晶體管(T6)的第一極，所述第七晶體管(T7)的第一極耦合至所述低電平維持控制端(P)，所述第七晶體管(T7)的第二極耦合至低電位源(Vss);所述第二電容(C2)連接在所述低電平維持控制端(P)與第一時鐘信號輸入端之間。所述第二保持單元(242)用于當?shù)谝粫r鐘信號(Va)為高電平時保持信號輸出端(Vout)的電位為低電平。4.如權利要求1或2或3所述的移位寄存器單元，其特征在于，所述驅動控制端下拉延遲模塊(23)包括第三晶體管(T3),所述第三晶體管(T3)的控制極耦合到第二信號輸入端，響應第二脈沖信號(V12),所述第三晶體管(T3)的第一極耦合至驅動模塊(22)的驅動控制端(Q)，所述第三晶體管(T3)的第二極耦合至信號輸出端(VOTT)，用于當所述第二脈沖信號(V12)為高電平時將第二晶體管(T2)的控制極...

【專利技術屬性】
技術研發(fā)人員：張盛東，胡治晉，廖聰維，
申請(專利權)人：北京大學深圳研究生院，
類型：發(fā)明
國別省市：