一種自適應磁頭負載電路制造技術

本發明專利技術公開了一種自適應磁頭負載電路，包括位于刷卡芯片內部的控制電路和與磁頭相連接的MOS開關電阻電路，MOS開關電阻電路通過MOS管通斷改變電阻大小；控制電路包括對磁頭激勵信號進行采樣的采樣電路、與采樣電路輸出端相連接的信號處理電路和與信號處理電路輸出端相連接的數字編碼電路。本發明專利技術用來實現負載電路與磁頭之間的自適應阻抗匹配。一方面可以自適應磁頭變化和刷卡速度變化，提高信噪比。同時自適應磁頭負載電路位于刷卡芯片內部，可以減少外部電路的復雜度，減少整個刷卡系統的體積。

【技術實現步驟摘要】

本專利技術涉及一種磁卡讀取芯片，具體涉及一種自適應磁頭負載電路。
技術介紹
在性能優秀的磁卡芯片設計中，如何處理磁頭出來的微弱信號十分重要，要提高整個信號處理電路的信噪比，很重要的一點就是要保證磁頭與信號處理電路的阻抗匹配，使得信號能量最大程度的進入信號處理電路，并盡可能的抑制噪聲。而不同的磁頭往往輸出特性和噪聲特性各不相同，單一固定的阻值能難滿足不同磁頭的需要。并且磁頭是感性元件，刷卡速度越快輸出阻抗越高，所以需要實時自適應的調節磁頭負載。現有刷卡芯片中往往都是外部添加固定阻值的電阻作為負載，一方面增加了外部電路的復雜度，同時不能適應不同磁頭的輸出阻抗，也不能適應刷卡速度不同造成的輸出阻抗變化，往往在刷一些磁性比較弱的卡的時候容易出錯。
技術實現思路
針對現有技術存在的不足，本專利技術目的是提供一種自適應磁頭負載電路，用來實現負載電路與磁頭之間的自適應阻抗匹配，從而提高刷卡信號的信噪比。為了實現上述目的，本專利技術是通過如下的技術方案來實現若要實現高信噪比，最佳選擇是讓信號功率最大的傳遞到后級上，這時后級的負載電阻和前級的輸出電阻共軛匹配，此時信號功率達到最大值，而由于此時負載電阻并不是很高，噪聲功率往往不是很高，此時可以得到較為理想的信噪比，本專利技術的處理思路也是按照這一理論進行的。磁頭可以近似看作一個非理想的電壓源，刷卡過程中會產生感應電動勢，傳給后級負載，但后級負載越大，引入的環境噪聲也就越大，導致刷卡信號信噪比的降低。另一方面，后級負載如果過小，負載得到的信號也會很小，同樣會導致刷卡信號的信噪比降低。所以需要一個合適的負載與磁頭相匹配，使刷卡信號的信噪比最高。同時由于磁頭呈現的輸出阻抗為感性，在頻率較高時阻抗較大，頻率較低時阻抗較小，而頻率與刷卡速度相關，所以不同刷卡速度下也要求有不同的負載阻抗，只有隨著刷卡過程自適應調節，才能最好的滿足阻抗匹配。本專利技術包括位于刷卡芯片內部的控制電路和與磁頭相連接的MOS開關電阻電路，MOS開關電阻電路通過MOS管通斷改變電阻大小；控制電路包括對磁頭激勵信號進行采樣的采樣電路(得到噪聲功率和刷卡信號功率，并將該信號以模擬方式或數字方式發送給信號處理電路)、與采樣電路輸出端相連接的信號處理電路和與信號處理電路輸出端相連接的數字編碼電路。采樣電路是實時采樣，每次得到結果都會傳遞給信號處理電路，信號處理電路會將當前結果與期望值比較，并做出調整，等待下一次采樣結果。直到處理結果在期望值之內，達到穩定。每次刷卡芯片啟動時，自適應磁頭負載電路會進行初始化，刷卡芯片會自發給磁頭激勵，自適應磁頭負載電路在這個過程中將自適應電阻自適應調節到一個較為合適的大小。刷卡過程中，根據刷卡速度的不同，自適應磁頭負載電路不斷進行微調，達到最佳的匹配阻值。上述MOS開關電阻電路包括與磁頭一端相連接的第一個電阻、第一個PMOS管、第二個電阻、第二個PMOS管、第三個電阻、第三個PMOS管……第N個電阻和第N個PMOS管；第一個PMOS管源極與第一個電阻另一端相連接，第一個PMOS管漏極與磁頭另一端相連接，第一個PMOS管柵極作為控制口用于接收數字編碼電路的輸出信號；第二個電阻一端連接第一個電阻與第一個PMOS管源極的公共端，第二個PMOS管源極與第二個電阻另一端相連接，第二個PMOS管漏極與第一個PMOS管漏極相連接，第二個PMOS管柵極作為控制口用于接收數字編碼電路的輸出信號；第三個電阻一端連接第二個電阻與第二個PMOS管源極的公共端，第三個PMOS管源極與第三個電阻另一端相連接，第三個PMOS管漏極與第二個PMOS管漏極相連接，第三個PMOS管柵極作為控制口用于接收數字編碼電路的輸出信號；……第N個電阻一端連接第N-1個電阻與第N-1個PMOS管源極的公共端，第N個PMOS管源極與第N-1個電阻另一端相連接，第N個PMOS管漏極與第N-1個PMOS管漏極相連接，第N個PMOS管柵極作為控制口用于接收數字編碼電路的輸出信號；其中，Ν=2η，η為大于等于2的正整數。本專利技術用來實現負載電路與磁頭之間的自適應阻抗匹配。一方面可以自適應磁頭變化和刷卡速度變化，提高信噪比。同時自適應磁頭負載電路位于刷卡芯片內部，可以減少外部電路的復雜度，減少整個刷卡系統的體積。附圖說明圖1為本專利技術的原理框圖；圖2為圖1中的MOS開關電阻電路圖；圖3為圖1中的信號處理電路的控制流程圖；圖4為本專利技術的工作流程圖。具體實施例方式為使本專利技術實現的技術手段、創作特征、達成目的與功效易于明白了解，下面結合具體實施方式，進一步闡述本專利技術。本專利技術用來實現負載電路與磁頭之間的自適應阻抗匹配，從而提高刷卡信號的信噪比，提聞整個芯片的性能。參見圖1，本專利技術包括位于刷卡芯片內部的控制電路和與磁頭相連接的MOS開關電阻電路。其中，控制電路包括采樣電路、信號處理電路和數字編碼電路。采樣電路從經過負載電路后的刷卡信號中得到刷卡信號功率與噪聲功率，采樣電路可以是積分，濾波或是其他可行的電路。采樣電路中得到的體現信號功率和噪聲功率的采樣信號可以是模擬或者是數字信號。得到該信號后，信號處理電路以數字 或模擬的方式對信號進行運算，并將運算結果給數字編碼電路進行編碼，數字編碼電路直接反饋給MOS開關，由于MOS管的驅動方式有著特定的編碼要求，所以需要數字編碼電路將運算結果編碼成可以直接驅動MOS管的信號，從而改變電阻電路的大小。參見圖2，η取2，MOS開關電阻電路主要由第一個電阻R1、第二個電阻R2、第三個電阻R3、第四個電阻R4四個電阻和第一個PMOS管Ml、第二個PMOS管M2、第三個PMOS管M3、第四個PMOS管M4四個MOS開關構成。A、B、C、D是MOS開關的控制口，也是數字編碼電路的輸出口。A、B、C、D有且僅有一個有效。例如當A有效時，第一個PMOS管Ml導通，第二個電阻R2、第三個電阻R3、第四個電阻R4被短路，實際負載阻值等于第一個電阻R1。當B有效時，第三個電阻R3、第四個電阻R4被短路，實際負載阻值等于R1+R2。同理，當C有效時，負載電阻大小為R1+R2+R3。當D有效時，負載電阻阻值為R1+R2+R3+R4。這樣四個開關就可以決定四種阻值，并且可以由信號處理電路輸出的數字信號直接控制，阻值變化范圍大，誤差小，控制簡單。實際設計中，開關數量可以根據實際精度要求變化，每檔電阻阻值通過計算得到最佳大小。參見圖3，從采樣電路得到刷卡信號功率大小和噪聲信號大小后，首先計算該時刻的信噪比，若信噪比達到要求，則保持當前負載阻值不變，等待下一次取樣。若信噪比未滿足要求，由于負載電阻過大或過小都會導致信號功率過小，只有當輸出阻抗與負載阻抗共軛匹配時，才會達到最大的信號功率，所以首先判斷刷卡信號功率是否達到期望值，如果沒有達到期望值，再判斷當時信號噪聲的大小，若噪聲很小，則表明負載電阻過小導致信號功率和噪聲功率都很小，就需要增加負載阻值，提高信號功率。如果當時信號噪聲較大，則可以判斷是由于負載電阻過大，導致信號功率太小，這時，就需要減小負載電阻值。每次增加或減少電阻只改變一檔的阻值，通過多次采樣計算循環可以達到理想的負載阻值。采樣電路在工作中是不斷循環采樣的，采樣周期由外部計時器控制，采樣周期的長短根據實際需求可以改變。參見圖4，首先，在上電以后，本文檔來自技高網...

【技術保護點】
一種自適應磁頭負載電路，其特征在于，包括位于刷卡芯片內部的控制電路和與磁頭相連接的MOS開關電阻電路，所述MOS開關電阻電路通過MOS管通斷改變電阻大小；所述控制電路包括對磁頭激勵信號進行采樣的采樣電路、與采樣電路輸出端相連接的信號處理電路和與信號處理電路輸出端相連接的數字編碼電路。

【技術特征摘要】
1.一種自適應磁頭負載電路，其特征在于，包括位于刷卡芯片內部的控制電路和與磁頭相連接的MOS開關電阻電路，所述MOS開關電阻電路通過MOS管通斷改變電阻大小； 所述控制電路包括對磁頭激勵信號進行采樣的采樣電路、與采樣電路輸出端相連接的信號處理電路和與信號處理電路輸出端相連接的數字編碼電路。2.根據權利要求1所述的自適應磁頭負載電路，其特征在于，所述MOS開關電阻電路包括與磁頭一端相連接的第一個電阻、第一個PMOS管、第二個電阻、第二個PMOS管、第三個電阻、第三個PMOS管……第N個電阻和第N個PMOS管； 所述第一個PMOS管源極與第一個電阻另一端相連接，第一個PMOS管漏極與磁頭另一端相連接，第一個PMOS管柵極作為控制口用于接收數字編碼電路的輸出信號； 所述第二個電阻一端連接第一個電阻與第一...

【專利技術屬性】
技術研發人員：王鎮，劉新寧，奚錦程，邵金梓，黃丹丹，蔡志匡，
申請(專利權)人：江蘇東大集成電路系統工程技術有限公司，
類型：發明
國別省市：