高速同步數據采集卡制造技術

本發明專利技術涉及高速同步數據采集卡，包括母板和多組子板，子板上設置有子板模擬接口總線、子板功能電路和子板數字接口總線，所述子板模擬接口總線與模擬插座連接，子板數字接口總線與數字插座連接，子板數字接口總線包括十六根數據信號線、兩根時鐘信號線、三根AD配置信號線、三根子板功能配置信號線、1根+5V線和1根+3.3V線，子板模擬接口總線包括一組±5電源線、一組±15電源線、兩根模擬輸入線（ACH+，ACH-）、一根零偏偏置線OF_PZ、一根零偏校準線OF_ADJ、一根滿偏校準線FS_ADJ、一根基準電壓線REF、一根模擬輸出線AOUT，本發明專利技術解決了現有的同步數據采集卡產品功能單一、采樣精度和同步性差的技術問題，本發明專利技術具有高速同步、大緩存、高精度的優點。

【技術實現步驟摘要】

本專利技術涉及虛擬儀器
，尤其涉及一種基于PXI或PCI總線的高速同步數據采集卡。
技術介紹
國內目前基于PXI或PCI總線的高速同步數據采集卡，分辨率為16位的產品較少，大多同類產品功能單一，僅有模擬輸入功能，而且采樣精度和同步性能比較差。但是隨著現代科學技術的迅速發展，尤其是在航空航天、軍事領域，對于同步數據采集的采樣精度和同步性能要求越來越高。迫切需要一種同步數據采集的采樣精度和同步性能高，同時還提供多種輔助功能，可以便于用戶有效降低開發成本的同步數據采集卡。在這些前提下，開發高速高精度的多功能同步數據采集卡具有很好的工程實用價值。
技術實現思路
為了解決現有的同步數據采集卡產品功能單一、采樣精度和同步性差的技術問題，本專利技術提供一種高速同步數據采集卡，解決高精度高速的難點，具有高速同步、大緩存、高精度的優點。本專利技術的技術解決方案高速同步數據采集卡，其特殊之處在于包括母板和多組子板，母板上設置有總線橋、可編程邏輯控制器FPGA、同步時鐘單元、存儲單元、電源電路、多組模擬插座和多組數字插座，所述總線橋的一端與總線連接，另一端與可編程邏輯控制器FPGA連接，所述同步時鐘單元、存儲單元、數字插座均與可編程邏輯控制器FPGA連接，所述子板上設置有子板模擬接口總線、子板功能電路和子板數字接口總線，所述子板模擬接口總線與模擬插座連接，所述子板數字接口總線與數字插座連接，所述子板數字接口總線包括十六根數據信號線、兩根時鐘信號線、三根AD配置信號線、三根子板功能配置信號線、I根+5V線和I根+3. 3V線，所述十六根數據信號線、I根+5V線和三根子板功能配置信號線依次位于子板數字接口總線的一側，所述兩根時鐘信號線、I根+3. 3V線和三根AD配置信號線依次位于子板數字接口總線的另一側；所述子板模擬接口總線包括一組±5電源線、一組±15電源線、兩根模擬輸入線(ACH+，ACH-)、一根零偏偏置線0F_PZ、一根零偏校準線0F_ADJ、一根滿偏校準線FS_ADJ、一根基準電壓線REF、一根模擬輸出線A0UT，所述兩根模擬輸入線(ACH+，ACH-)、一根模擬輸出線AOUT分別設置在子板模擬接口總線的兩頭，所述一組±5電源線和一組±15電源線位于子板模擬接口總線的中間。上述子板功能電路包括共模濾波線圈、模擬輸入切換開關、信號調理電路、濾波電路、校準電路和AD轉換電路，所述校準電路包括零偏校準電路和滿偏校準電路，所述共模濾波線圈的輸入端與子板模擬接口總線的兩根模擬輸入線(ACH+，ACH_)連接，所述共模濾波線圈的輸出端與模擬輸入切換開關的一端連接，所述模擬輸入切換開關的另一端與信號調理電路的輸入端連接，所述零偏校準電路的一端與信號調理電路的零偏調整端連接，所述零偏校準電路的另一端與子板模擬接口總線的一根零偏偏置線0F_PZ和一根零偏校準線0F_ADJ連接，所述信號調理電路的輸出端濾波電路的輸入端連接，所述濾波電路的輸出端與AD轉換電路的輸入端連接，所述AD轉換電路的輸出端與子板數字接口總線中的數據信號線連接，所述滿偏校準電路的輸出端與AD轉換電路的基準電壓端連接，所述滿偏校準電路的輸入端與一根滿偏校準線FS_ADJ和一根基準電壓線REF連接。上述信號調理電路包括依次連接的模擬輸入緩沖單元、輸入量程增益調理電路以及ADC輸入驅動單元，所述模擬輸入緩沖單元為高輸入阻抗運放器，所述輸入量程增益調理電路包括運放器和模擬開關，所述ADC輸入驅動單元包括差分運放器。上述阻抗運放器為AD8065，所述運放器為AD829，所述模擬開關為MAX337，所述差分運放器為AD8138。上述同步時鐘單元包括鎖相環、環路濾波器和壓控晶振，所述鎖相環的輸入端接PXI背板時鐘，所述鎖相環的輸出端接環路濾波器的輸入端，所述環路濾波器的輸出端與壓控晶振，所述壓控晶振向鎖相環輸出比較時鐘。上述鎖相環為ADF4001。本專利技術所具有的優點1、本專利技術通過對子板模擬接口總線和子板數字接口總線的定義，能夠實現兼容不同的工作電壓器件、不同分辨率和類型的AD轉換器。同時可以根據實際需要擴展控制位，不受管腳的限制。2、本專利技術通過在子板模擬接口總線再增加一組模擬輸入控制信號、零偏與滿偏控制電壓信號，在數據總線端對于AD轉換器的數據總線采用高阻態復用設計，在本專利技術中就能實現2路模擬輸入采集的功能。因此，基于本專利技術可以很方便的實現系列化同步數據采集卡的產品開發。3、本專利技術能夠實現多塊卡在同一個PXI機箱中且在同一個時鐘下工作，因此即使是多塊卡間的模擬輸入通道間也實現了同步時延差不超過2nS的指標。通過這些設計措施，使本專利技術在卡的同步性能方面獲得比較好的指標。附圖說明圖1本專利技術多功能數據采集卡總體結構圖；圖2本專利技術子板模擬接口總線圖；圖3子板數字接口總線圖；圖4子板功能電路圖；圖5信號調理電路圖；圖6同步時鐘功能框圖。具體實施方式如圖1所示，本專利技術包括PCI總線橋、FPGA、同步時鐘單元、存儲單元和各外圍功能電路。PCI總線橋實現母板局部總線與PCI總線的連接，FPGA實現PCI總線橋對同步時鐘單元、存儲單元和各外圍功能電路控制的邏輯實現；同步時鐘單元產生各功能電路正常工作所需要的高穩定度同步時鐘；存儲單元實現高速大量的模擬輸入和輸出數據的緩存。本專利技術中的模擬輸入功能電路采用子板的形式實現。子板上設置有子板模擬接口總線、子板功能電路和子板數字接口總線，子板模擬接口總線與模擬插座連接，子板數字接口總線與數字插座連接，一個子板對應一組模擬插座和數字插座。圖2所示，子板模擬接口總線包括一組±5V電源線、一組±15V電源線、兩根模擬輸入線(ACH+，ACH-)、一根零偏偏置線0F_PZ、一根零偏校準線0F_ADJ、一根滿偏校準線FS_ADJ、一根基準電壓線REF、一根模擬輸出線A0UT，兩根模擬輸入線(ACH+，ACH-)、一根模擬輸出線AOUT分別設置在子板模擬接口總線的兩頭，所述一組±5V電源線和一組±15V電源線位于子板模擬接口總線的中間。本專利技術的子板是采用兩個40針的接口總線與母板上匹配的插座相連實現子母板結構的。如圖3所示，子板數字接口總線包括十六根數據信號線、兩根時鐘信號線、三根AD配置信號線、三根子板功能配置信號線、I根+5V線和I根+3. 3V線，十六根數據信號線、I根+5V線和三根子板功能配置信號線依次位于子板數字接口總線的一側，所述兩根時鐘信號線、I根+3. 3V線和三根AD配置信號線依次位于子板數字接口總線的另一側；這樣的布局易于實現模擬電路和數字電路在PCB布局時實現嚴格分開設計，有效降低數字電路對于高精度模擬信號調理電路的干擾。此外，對于電源種類的選擇、校準功能的、對于不同類型的AD兼容都做了必要的設計考慮。對于數字電路同樣提供有+5V和+3. 3V兩種最常用的數字電源供電電壓。利用AD(TAD7為數據信號線，在其下方預留有8路空管腳，可以很方便的擴展為12、14、16位的不同類型的AD器件。CLK+、CLK-為AD工作時鐘信號。高速AD器件通常采用差分時鐘。AD_SCS、AD_SCK與AD_SDI0為一組串行AD配置控制信號。AD_SCS為AD配置片選信號，AD_SCK為AD配置時鐘，AD_SDI0為AD配置數據輸入輸出信號。通過這一組定義可以本文檔來自技高網...

【技術保護點】
高速同步數據采集卡，其特征在于：包括母板和多組子板，所述母板上設置有總線橋、可編程邏輯控制器FPGA、同步時鐘單元、存儲單元、電源電路、多組模擬插座和多組數字插座，所述總線橋的一端與總線連接，另一端與可編程邏輯控制器FPGA連接，所述同步時鐘單元、存儲單元、數字插座均與可編程邏輯控制器FPGA連接，所述子板上設置有子板模擬接口總線、子板功能電路和子板數字接口總線，所述子板模擬接口總線與模擬插座連接，所述子板數字接口總線與數字插座連接，所述子板數字接口總線包括十六根數據信號線、兩根時鐘信號線、三根AD配置信號線、三根子板功能配置信號線、1根+5V線和1根+3.3V線，所述十六根數據信號線、1根+5V線和三根子板功能配置信號線依次位于子板數字接口總線的一側，所述兩根時鐘信號線、1根+3.3V線和三根AD配置信號線依次位于子板數字接口總線的另一側；所述子板模擬接口總線包括一組±5電源線、一組±15電源線、兩根模擬輸入線（ACH+，ACH?）、一根零偏偏置線OF_PZ、一根零偏校準線OF_ADJ、一根滿偏校準線FS_ADJ、一根基準電壓線REF、一根模擬輸出線AOUT，所述兩根模擬輸入線（ACH+，ACH?）、一根模擬輸出線AOUT分別設置在子板模擬接口總線的兩頭，所述一組±5電源線和一組±15電源線位于子板模擬接口總線的中間。...

【技術特征摘要】
1.高速同步數據采集卡，其特征在于:包括母板和多組子板， 所述母板上設置有總線橋、可編程邏輯控制器FPGA、同步時鐘單元、存儲單元、電源電路、多組模擬插座和多組數字插座，所述總線橋的一端與總線連接，另一端與可編程邏輯控制器FPGA連接，所述同步時鐘單元、存儲單元、數字插座均與可編程邏輯控制器FPGA連接， 所述子板上設置有子板模擬接口總線、子板功能電路和子板數字接口總線，所述子板模擬接口總線與模擬插座連接，所述子板數字接口總線與數字插座連接， 所述子板數字接口總線包括十六根數據信號線、兩根時鐘信號線、三根AD配置信號線、三根子板功能配置信號線、I根+5V線和I根+3.3V線， 所述十六根數據信號線、I根+5V線和三根子板功能配置信號線依次位于子板數字接口總線的一側，所述兩根時鐘信號線、I根+3.3V線和三根AD配置信號線依次位于子板數字接口總線的另一側； 所述子板模擬接口總線包括一組±5電源線、一組±15電源線、兩根模擬輸入線(ACH+，ACH-)、一根零偏偏置線O F_PZ、一根零偏校準線OF_ADJ、一根滿偏校準線FS_ADJ、一根基準電壓線REF、一根模擬輸出線AOUT， 所述兩根模擬輸入線(ACH+，ACH-)、一根模擬輸出線AOUT分別設置在子板模擬接口總線的兩頭，所述一組±5電源線和一組±15電源線位于子板模擬接口總線的中間。2.根據權利要求1所述的高速同步數據采集卡，其特征在于:所述子板功能電路包括共模濾波線圈、模擬輸入切換開關、信號調理電路、濾波電路、校準電路和AD轉換電路，所述校準電路包括零偏校準電路和滿偏校準電路， 所述共模濾波線圈的輸入端與子板...

【專利技術屬性】
技術研發人員：郭恩全，馮輝，馮平，石俊斌，白俊峰，李光輝，
申請(專利權)人：陜西海泰電子有限責任公司，
類型：發明
國別省市：