硅通孔的刻蝕方法技術

一種硅通孔的刻蝕方法，包括，提供半導體襯底，在所述半導體襯底上形成有保護層，所述保護層內形成有貫穿其厚度的開口；在所述開口側壁上形成側墻；以所述保護層和所述側墻為掩膜，采用第一刻蝕方法刻蝕所述半導體襯底，形成通孔；繼續以所述保護層和所述側墻為掩膜，采用第二刻蝕方法刻蝕所述通孔側壁；去除所述側墻和部分保護層。采用本發明專利技術的方法，可以提高設備利用率，降低通孔的刻蝕成本。

【技術實現步驟摘要】

本專利技術涉及半導體制造領域，特別涉及一種娃通孔(Through-Silicon-Via, TSV)的刻蝕方法。
技術介紹
在半導體
中，3D堆疊式封裝技術已被視為能否以較小尺寸來制造高效能晶片的關鍵。在3D堆疊式封裝技術應用中，通常要對硅等材料進行深通孔刻蝕，通過刻蝕形成的深通孔在芯片和芯片之間、硅片與硅片之間制作垂直導通，從而實現芯片和芯片之間的互連。在大多數情況下，硅通孔制作都需要打通不同的材料層，而由此形成的通孔必須滿足輪廓控制要求(如側壁粗糙度等)，因此硅通孔刻蝕工藝成為硅通孔制作技術的關鍵。現有技術硅通孔的刻蝕通常采用美國專利US55011893提出的Bosch (博世)工藝進行，所述Bosch工藝刻蝕方法包括刻蝕步驟和聚合物沉積步驟，所述刻蝕步驟和聚合物沉積步驟交替進行。圖1 圖5為現有技術娃通孔刻蝕方法剖面結構示意圖。所述Bosch工藝刻蝕過程在同一臺設備中進行。參考圖1，提供半導體襯底10，所述半導體襯底10上形成有保護層 11，所述保護層11內形成有開口。參考圖2，以所述保護層11為掩膜，進行第一步等離子體刻蝕步驟，形成刻蝕孔12，所述等離子體刻蝕采用的氣體為SF6，所述第一步等離子體刻蝕步驟刻蝕時間為I 3秒，刻蝕深度小于I微米。參考圖3，繼續以所述保護層11為掩膜，進行第一步聚合物沉積步驟，在所述刻蝕孔12側壁形成聚合物13，所述聚合物沉積步驟采用氣體為C4F8，所述聚合物的作用是，在進行下一步刻蝕步驟時，保護已形成的孔洞側壁不被刻蝕到，從而保證整個刻蝕過程的各向異性。參考圖4和圖5，交替進行所述離子體刻蝕步驟和所述聚合物沉積步驟，直至形成通孔14。由于每個單獨刻蝕步驟是相對各向同性的，所以每個刻蝕步驟形成的側壁是弧形狀的，刻蝕步驟與聚合物沉積步驟的交替處，會形成小突起，從而形成的所述通孔14具有如圖5所示的扇形側壁。采用現有技術，其弊端是由于刻蝕步驟和聚合物沉積步驟切換頻率高，導致刻蝕效率低，刻蝕設備利用率低，刻蝕成本大。
技術實現思路
本專利技術解決的問題是提供一種硅通孔刻蝕方法，提高通孔的刻蝕效率和刻蝕設備利用率，降低通孔的刻蝕成本。為解決上述問題，本專利技術提供了一種，包括步驟提供半導體襯底，在所述半導體襯底上形成有保護層，所述保護層內形成有貫穿其厚度的開口；在所述開口側壁上形成側墻；以所述保護層和所述側墻為掩膜，采用第一刻蝕方法刻蝕所述半導體襯底，形成通孔；繼續以所述保護層和所述側墻為掩膜，采用第二刻蝕方法刻蝕所述通孔側壁；去除所述側墻和部分保護層。可選的，所述保護層為雙層堆疊結構。可選的，所述雙層堆疊結構為位于半導體襯底上的二氧化硅層和位于二氧化硅層上的光刻膠層。可選的，所述側墻的形成方法為形成覆蓋所述保護層、所述開口和所述半導體襯底表面的掩膜層；回刻蝕所述掩膜層至露出保護層和開口內的半導體襯底。可選的，所述掩膜層材料為氮化硅或無定形碳。可選的，所述掩膜層厚度為O. 5 2微米。可選的，所述側 墻的寬度為O. 5 2微米。可選的，所述第一刻蝕方法為Bosch工藝刻蝕方法,所述Bosch工藝刻蝕方法包括刻蝕步驟和聚合物沉積步驟，所述刻蝕步驟和聚合物沉積步驟交替進行。可選的，所述刻蝕步驟刻蝕時間為5 20秒。可選的，所述采用第二刻蝕方法刻蝕所述通孔側壁步驟中，所述通孔側壁刻蝕去掉的寬度等于或略小于所述側墻的寬度。可選的，所述通孔側壁刻蝕去掉的寬度為O. 2 2微米。可選的，所述第二刻蝕方法為各向同性刻蝕方法。可選的，所述第二刻蝕方法刻蝕時間為I 3分鐘。與現有技術相比，本專利技術技術方案具有以下優點第一刻蝕方法采用Bosch工藝刻蝕方法，所述單個刻蝕步驟刻蝕時間為5 20秒是現有技術單個刻蝕步驟刻蝕時間I 3秒的5倍以上，使得所述單個刻蝕步驟的刻蝕深度也成倍增加，因此在刻蝕一定深度的通孔時，所述刻蝕步驟和聚合物沉積步驟的交替次數減少，刻蝕效率提高，刻蝕設備的利用率提高，采用所述Bosch工藝刻蝕形成的通孔，側壁不夠光滑，因此對所述形成的通孔進行第二刻蝕工藝采用各向同性刻蝕方法，去除所述通孔側壁的突起，形成滿足工藝要求的通孔。進一步，所述開口側壁上形成的一定寬度的側墻，使得在以所述側墻為掩膜進行采用第一刻蝕方法刻蝕形成的通孔的寬度小于所述開口的寬度，所述通孔與所述開口寬度的差值等于或略小于側墻的寬度，因此在采用第二刻蝕工藝刻蝕所述通孔側壁時，通過控制所述第二刻蝕方法的刻蝕時間，刻蝕去除與所述通孔與所述開口寬度的差值相等的半導體襯底厚度，可以防止所述第二刻蝕方法對所述半導體襯底的過刻蝕(保護層下面形成底切Undercut),使形成的通孔的寬度大于所述開口的寬度,影響器件的穩定性。附圖說明圖1 圖5是現有技術硅通孔刻蝕方法剖面結構示意圖；圖6為本專利技術流程示意圖7 圖13本專利技術剖面結構示意圖。具體實施例方式專利技術人發現，采用現有Bosch工藝刻蝕硅通孔，由于刻蝕步驟和聚合物沉積步驟切換頻率高，導致刻蝕效率低，刻蝕設備利用率低，刻蝕成本大。為解決上述問題，專利技術人提出一種。參考圖6，為本專利技術的流程示意圖。執行步驟S201，提供半導體襯底，在所述半導體襯底上形成有保護層，所述保護層內形成有貫穿其厚度的開口；執行步驟S202，在所述開口側壁上形成側墻；執行步驟S203，以所述保護層和所述側墻為掩膜，采用第一刻蝕方法刻蝕所述半導體襯底，形成通孔；執行步驟S204，繼續以所述保護層和所述側墻為掩膜，采用第二刻蝕方法刻蝕所述通孔側壁；執行步驟S205，去除所述側墻和部分保護層。請參考圖7 圖13，為本專利技術實施例的剖面結構示意圖。參考圖7，提供半導體襯底300，在所述半導體襯底300表面依次形成第一保護層301和第二保護層302，圖形化所述第二保護層302，形成開口。所述半導體襯底300的 材料為硅。所述第一保護層301形成方法為化學氣相沉積，材料為二氧化硅，所述第一保護層301的作用是為了防止后續刻蝕過程中對所述半導體襯底300上形成的器件造成損傷，并可作為互連結構的絕緣層。所述第二保護層302為光刻膠，所述圖形化第二保護層302的形成過程為采用旋轉涂膠工藝形成覆蓋所述第一保護層301的光刻膠，進行曝光和顯影工藝形成圖形化的第二保護層302。參考圖8，以所述圖形化的第二保護層302為掩膜，濕法刻蝕所述第一保護層301，在所述半導體襯底300上形成開口 303。所述開口 303的作用是在所述半導體襯底300上定義硅通孔的位置。參考圖9，采用化學氣相沉積工藝形成覆蓋所述第二保護層302、所述開口 303和所述半導體襯底300的掩膜層304。所述掩膜層304材料可以為氮化硅或無定形碳，所述掩膜層304的厚度為O. 5 2微米，本實施例中所述掩膜層304材料為氮化硅。參考圖10，采用各向異性的等離子刻蝕工藝回刻蝕所述掩膜層304，直至露出第二保護層和開口內的半導體襯底，在所述開口 303內形成側墻305。所述側墻305在半導體襯底300上的寬度范圍為O. 5 2微米，所述寬度為所述側墻305的最大寬度。參考圖11，以所述側墻305為掩膜，采用Bosch刻蝕工藝刻蝕所述半導體襯底300，形成具有扇形結構的通孔306。所述Bosch刻蝕工藝包括刻蝕步驟和聚合物沉積步驟，刻蝕步驟和聚合物沉積步驟交替進行。本文檔來自技高網...

【技術保護點】
一種硅通孔的刻蝕方法，其特征在于，包括步驟：提供半導體襯底，在所述半導體襯底上形成有保護層，所述保護層內形成有貫穿其厚度的開口；在所述開口側壁上形成側墻；以所述保護層和所述側墻為掩膜，采用第一刻蝕方法刻蝕所述半導體襯底，形成通孔；繼續以所述保護層和所述側墻為掩膜，采用第二刻蝕方法刻蝕所述通孔側壁；去除所述側墻和部分保護層。

【技術特征摘要】
1.一種硅通孔的刻蝕方法，其特征在于，包括步驟提供半導體襯底，在所述半導體襯底上形成有保護層，所述保護層內形成有貫穿其厚度的開口 ；在所述開口側壁上形成側墻；以所述保護層和所述側墻為掩膜，采用第一刻蝕方法刻蝕所述半導體襯底，形成通孔；繼續以所述保護層和所述側墻為掩膜，采用第二刻蝕方法刻蝕所述通孔側壁；去除所述側墻和部分保護層。2.如權利要求1所述硅通孔的刻蝕方法，其特征在于，所述保護層為雙層堆疊結構。3.如權利要求2所述硅通孔的刻蝕方法，其特征在于，所述雙層堆疊結構為位于半導體襯底上的二氧化硅層和位于二氧化硅層上的光刻膠層。4.如權利要求1所述硅通孔的刻蝕方法，其特征在于，所述側墻的形成方法為形成覆蓋所述保護層、所述開口和所述半導體襯底表面的掩膜層；回刻蝕所述掩膜層至露出保護層和開口內的半導體襯底。5.如權利要求4所述硅通孔的刻蝕方法，其特征在于，所述掩膜層材料為氮化硅或無定形碳。6.如權利要求4所述硅通孔的刻蝕方法，其...

【專利技術屬性】
技術研發人員：劉煊杰，陳曉軍，
申請(專利權)人：中芯國際集成電路制造上海有限公司，
類型：發明
國別省市：