一種基于FPGA的納秒級數字可編程延時電路制造技術

本發明專利技術公開了一種基于FPGA的納秒級數字可編程延時電路。延時電路由可編程橫向選擇器以及可實現不同延時時間的縱向延時單元組成。橫向選擇器由若干個二選一選擇器級聯而成，縱向延時單元由不同個數的基本延時單元級聯而成，橫向選擇器通過控制輸入信號是否經過縱向延時單元實現可編程延時，并使用布局布線約束技術使延時精確可控。本發明專利技術通過編程可實現納秒級精確延時，并使用FPGA設計實現，具有很高的精確度、較強的通用性以及適用性。

【技術實現步驟摘要】
—種基于FPGA的納秒級數字可編程延時電路
本專利技術屬于一種延時電路，特別是一種基于FPGA的納秒級數字可編程延時電路。技術背景延時電路由于可對輸入信號進行延時，因此廣泛應用于時鐘調相、并行信號時序 校準及目標回波模擬中。延時電路可調整時鐘的相位，使時鐘信號與被采樣信號滿足采樣 相位關系，同樣可對并行信號進行調整，以校準并行信號傳輸過程中的相位偏差。在目標回 波模擬器中，延時電路可應用于模擬動目標的連續回波。目前的延時電路主要分為模擬延時電路與數字延時電路，模擬延時電路由于利用 模擬器件產生延時，具有延時時間尺度大、延時時間固定以及延時精度差等缺點，從而限制 了它的應用。數字延時電路具有延時精度高、時間可編程等優點，但是目前只能用專用芯片 來實現，然而專用可編程延時芯片一般價格比較昂貴，且有較多的引腳，給電路設計帶來極 大的不便。
技術實現思路
本專利技術的目的在于提供一種數字延時電路，這種電路能夠實現可編程納秒級精確 延時,適用于數字電路中的各種延時需求。實現本專利技術目的的技術解決方案為一種基于FPGA的納秒級數字可編程延時電 路，由可編程延時單元級聯而成；可編程延時單元由二選一選擇器和縱向延時單元構成； 縱向延時單元由不同個數的基本延時單元級聯構成；二選一選擇器的一個選擇輸入端接縱 向延時單元的輸出端，另一個選擇輸入端與縱向延時單元的輸入端相連，直接作為可編程 延時單兀的輸入端；米用布局布線約束技術將二選一選擇器固定在FPGA內部橫向相鄰的 查找表單元中，將不同的基本延時單元分別固定在FPGA內部縱向相鄰的查找表單元中，使 延時精度可控。二選一選擇器由FPGA的查找表實現，從而實現系統延時時間最小。基本延時單元由FPGA的查找表實現，可實現納秒級精確延時。將延時電路進行拓展，增加可編程延時單元的個數，即增加縱向延時單元的個數， 并同比例增加二選一選擇器，可實現任意時間延時電路。本專利技術與現有技術相比，其顯著優點(I)本專利技術應用于數字電路中，可實現納秒 級的可編程延時，且延時時間可控，具有延時精度高、時間可編程等優點。(2)本專利技術可進行 拓展，拓展后的延時電路可實現任意時間延時電路，能夠滿足各種延時需求，具有較高的適 用性和通用性。附圖說明圖1是延時電路的總體結構。圖2是二選一選擇器。圖3是基本延時單元。圖4是縱向延時單元。圖5是延時電路拓展結構圖。具體實施方式為了使本專利技術的目的、技術方案及優點更加清楚明確，以下參照附圖對本專利技術進一步詳細說明。本專利技術基于FPGA的納秒級數字可編程延時電路，由可編程延時單元級聯而成；可編程延時單元由二選一選擇器和縱向延時單元組成，具體結構如圖1所示。圖1所示的延時電路能夠實現(T99ns的任意延時；根據用戶需求，將延時電路進行拓展，可實現任意時間延時電路，本專利技術以圖1所示電路為例，說明專利技術的具體實施方式。其中信號通過可編程延時單元結構中二選一選擇器所產生的延時為本專利技術電路的系統延時。下面對各部分結構進行詳細介紹可編程延時單元，如圖1所示，由8個二選一選擇器級聯而成。信號依次通過每個二選一選擇器，并由二選一選擇器決定是否延時。二選一選擇器，如圖2所示，由FPGA內部的查找表實現，對其編程使A1、A2端為信號輸入端，分別連接經過延時與未經過延時的信號，A3端為信號選擇控制端，可選擇從Al 或A2輸入的信號，信號經過查找表后從O端輸出。基本延時單元，如圖3所示，由FPGA內部的查找表實現，對其編程使A0、Al、A2端輸入為O,信號從A3端輸入,經過查找表后延時，從O端輸出。信號經過查找表后延時最小延時時間，不同型號的FPGA芯片，最小延時時間略有差異。縱向延時單元,如圖4所示，由η個基本延時單元級聯構成。信號從input端輸入可選擇延時單元，從output端輸出，每經過一個基本延時單元就會延時最小延時時間，連續通過η個基本延時單元就會延時η個最小延時時間。通過對η值的選擇分別實現Ins、 2ns>2ns>4ns> IOns>20ns>20ns>40ns的延時，信號通過Ins的延時單元后就會延時Ins ;同理通過其他延時單元后，就會延時對應的時間。 通過布局布線技術，將二選一選擇器固定在FPGA內部橫向相鄰的查找表單元中， 將不同的延時單元分別固定在FPGA內部縱向相鄰的查找表單元中，使延時精度可控。將延時電路進行拓展，如圖5所示，即將延時電路進行拓展，即增加縱向延時單元的個數，并同比例增加二選一選擇器，可實現任意時間延時電路。本專利技術能夠實現可編程延時，其中可編程可編程延時單元實現延時時間可選擇功能，可實現不同延時時間的縱向延時單元實現不同延時時間的組合，以此實現可編程延時功能。如需實現58ns的延時，則可通過編程使圖1中可編程延時單元結構里的第8、5、4、 3、2號二選一選擇器選擇縱向延時單元，而其他二選一選擇器則選擇信號直接通過，在這種情況下，信號從圖1中input端輸入,在第8、5、4、3、2號二選一選擇器處通過對應的縱向延時單元，即分別通過40ns、20ns、4ns、2ns、2ns的延時后從output輸出，即可實現58ns的延時；同時信號通過八個二選一選擇器，系統延時約為Ins。本文檔來自技高網...

【技術保護點】
一種基于FPGA的納秒級數字可編程延時電路，其特征在于：由可編程延時單元級聯而成；可編程延時單元由二選一選擇器和縱向延時單元構成；縱向延時單元由不同個數的基本延時單元級聯構成；二選一選擇器的一個選擇輸入端接縱向延時單元的輸出端，另一個選擇輸入端與縱向延時單元的輸入端相連，直接作為可編程延時單元的輸入端；采用布局布線約束技術將二選一選擇器固定在FPGA內部橫向相鄰的查找表單元中，將不同的基本延時單元分別固定在FPGA內部縱向相鄰的查找表單元中，使延時精度可控。

【技術特征摘要】
1.一種基于FPGA的納秒級數字可編程延時電路，其特征在于由可編程延時單元級聯而成；可編程延時單元由二選一選擇器和縱向延時單元構成；縱向延時單元由不同個數的基本延時單兀級聯構成；二選一選擇器的一個選擇輸入端接縱向延時單兀的輸出端，另一個選擇輸入端與縱向延時單元的輸入端相連，直接作為可編程延時單元的輸入端；采用布局布線約束技術將二選一選擇器固定在FPGA內部橫向相鄰的查找表單兀中，將不同的基本延時單元分別固定在FPGA內部縱向相鄰的查找表單元中，使延時精度可控。2...

【專利技術屬性】
技術研發人員：李洪濤，朱曉華，顧陳，曾文浩，
申請(專利權)人：南京理工大學，
類型：發明
國別省市：