具有雙邊沿時鐘的集成電路制造技術

本發明專利技術提供了支持雙邊沿時鐘的集成電路，所述集成電路可以包括鎖相環，所述鎖相環生成方波時鐘信號。所述時鐘信號可以由芯片外外裝置經過輸入輸出引腳提供。所述時鐘信號可以通過時鐘分布網絡路由以提供本地時鐘信號給脈沖發生器，所述脈沖發生器在上升和下降時鐘邊沿生成時鐘脈沖。所述脈沖發生器可以生成時鐘脈沖，這些時鐘脈沖由所述上升和下降時鐘邊沿觸發并且具有用于最優性能的公共脈沖寬度。可以為了最優性能最小化由所述時鐘網絡引入的占空比失真。自適應占空比失真電路可以用來控制時鐘緩沖器的上拉/下拉驅動強度，以便本地時鐘信號的高時鐘相位近似為半個時鐘周期。

【技術實現步驟摘要】
【國外來華專利技術】
本申請要求2010年6月11日提交的美國專利申請12/814344的優先權和利益。
技術介紹
脈沖鎖存器是由時鐘脈沖信號控制的電平敏感鎖存器(S卩，在時鐘脈沖信號的某些相位中使能電平敏感鎖存器)。時鐘脈沖信號通常由方波時鐘信號(即，具有50%占空比的時鐘信號)使用脈沖發生器生成。這些時鐘脈沖信號的時鐘脈沖通過方波時鐘信號的上升時鐘邊沿觸發。脈沖鎖存器可以用來實施集成電路中的時間借用機制。時間借用機制可以允許通過優化沿臨界電路路徑的時序性能而提高電路性能。隨著電路密度和時鐘速率因工藝技術的改進而增大，消耗的動態功率量也增加。 該功耗的主要貢獻者是時鐘電路。
技術實現思路
支持雙邊沿時鐘機制的集成電路可以包括在其輸出端生成方波時鐘信號的鎖相環(PLL)。如果需要，可以通過外部裝置的輸入輸出引腳接收方波時鐘信號。給定的時鐘緩沖器可以從關聯的PLL或從所述輸入輸出引腳接收時鐘信號，并且可以驅動該時鐘信號至時鐘分布網絡。時鐘分布網絡可以將原始時鐘信號路由至集成電路上的不同區域。多個邏輯區域中的一個區域中的本地邏輯塊可以接收本地(行)時鐘信號。該本地時鐘信號是由PLL或輸入輸出引腳提供的原始時鐘信號的潛在失真的版本。本地時鐘信號可以饋送給用于控制脈沖鎖存器的脈沖發生器。脈沖發生器可以使用該本地時鐘信號觸發在上升和下降時鐘邊沿的時鐘脈沖以支持雙邊沿時鐘機制。可以提供脈沖發生器以確保最優性能，所述脈沖發生器提供具有近似相等的脈沖寬度的正邊沿觸發的時鐘脈沖(比如，由上升時鐘邊沿觸發的時鐘脈沖)和負邊沿觸發的時鐘脈沖(比如，由下降時鐘邊沿觸發的時鐘脈沖)。這種脈沖發生器可以包括對稱的邏輯門和傳輸門，該邏輯門和傳輸門設計為匹配脈沖發生器中的邏輯門的各種延遲，使得正邊沿觸發的時鐘脈沖的脈沖寬度和負邊沿觸發的時鐘脈沖的脈沖寬度被很好地平衡。還可以最小化時鐘網絡中的占空比失真(比如，以確保本地時鐘信號的占空比接近50%)以優化性能。在一個合適的實施例中，自適應占空比失真(D⑶)校正電路可以用來調節時鐘緩沖器的上拉和下拉驅動強度。自適應DCD校正電路可以包括高時鐘相位寄存器傳輸電路和低時鐘相位寄存器傳輸電路，其分別具有生成給定延遲的延遲電路。當高時鐘相位小于給定延遲時，高時鐘相位寄存器傳輸電路可以產生高誤差信號，而當高時鐘相位大于給定延遲時，高時鐘相位寄存器傳輸電路可以產生低誤差信號。如果低時鐘相位小于給定延遲，則低時鐘相位寄存器傳輸電路可以產生高誤差信號，而如果低時鐘相位大于給定延遲，則低時鐘相位寄存器傳輸電路可以產生低誤差信號。所述誤差信號可以饋送給D⑶校正電路中的控制電路。控制電路可以用來確定最優控制設置以配置時鐘緩沖器(比如，最優控制設置以調節時鐘緩沖器的上拉/下拉驅動強度)，從而為本地時鐘信號提供近似50%的占空比。如果需要，自適應D⑶校正電路可以連接至PLL的輸出端。D⑶校正電路可以包括提供給定延遲的延遲電路。該延遲電路接收由PLL生成的原始時鐘信號并且在其輸出端提供延遲的時鐘信號。該延遲的時鐘信號可以顯示出近50%的占空比，因為其被定位為緊鄰PLL,并且因而未暴露于失真的本質來源。D⑶校正電路可以包括第一延遲鎖定環，該第一延遲鎖定環自適應地調節給定延遲，使得本地時鐘信號的上升時鐘邊沿與延遲的時鐘信號的上升時鐘邊沿對齊。該校正電路還可以包括第二延遲鎖定環，該第二延遲鎖定環自適應地調節時鐘緩沖器的下拉驅動強度，使得本地時鐘信號的下降邊沿與延遲的時鐘信號的下降時鐘邊沿對齊。使用這種布置形成的校正電路來調節給定延遲和時鐘緩沖器將本地時鐘信號的高時鐘相位固定到延遲的時鐘信號的高時鐘相位。以這種方式固定高時鐘相位最小化占空比失真，因為延遲的時鐘信號的高時鐘相位近似等于半個時鐘周期。本專利技術的進一步的特征、其本質和各種優點將通過附圖和以下的具體實施方式變得更為顯然。附圖說明圖1是示出了根據本專利技術的實施例的時鐘分布網絡如何分布時鐘信號的圖示。圖2是示出了在根據本專利技術的實施例的邏輯電路的操作期間的潛在占空比失真的時序圖。圖3是示出了根據本專利技術實施例的一種補償占空比失真的可行方式的時序圖。圖4是示出了根據本專利技術實施例的說明性雙邊沿脈沖發生器的電路圖。圖5是可以在根據本專利技術實施例的圖4的雙邊沿脈沖發生器中使用的說明性三輸入邏輯NAND門的電路圖。圖6是根據本專利技術實施例的說明性自適應占空比失真校正電路的圖示。圖7和圖8是示出了根據本專利技術實施例當校正電路中的給定延遲太短時，圖6的自適應占空比失真校正電路中相關信號的狀態的時序圖。圖9是示出了根據本專利技術實施例當圖6的校正電路中的給定延遲太短時可以隨時鐘控制設置變化的說明性誤差信號值的表格。圖10和圖11是示出了根據本專利技術實施例當校正電路中的給定延遲太長時圖6的自適應占空比失真校正電路中相關信號的狀態的時序圖。圖12是示出了根據本專利技術實施例當圖6的校正電路中的給定延遲太長時可以隨時鐘控制設置變化的說明性誤差信號值的表格。圖13是根據本專利技術實施例可以由圖6的自適應占空比失真校正電路控制的說明性時鐘緩沖器的電路圖。圖14是根據本專利技術實施例的連接至鎖相環的輸出端的說明性占空比失真校正電路的圖示。具體實施例方式本專利技術的實施例涉及包括邏輯電路的集成電路。該邏輯電路可以是集成電路的一部分，所述集成電路比如數字信號處理器、微處理器、專用集成電路、比如可編程邏輯器件等可編程集成電路。圖1示出了包括邏輯電路的說明性集成電路10。裝置10的邏輯電路可以包括支持雙邊沿時鐘(比如，在每個上升/下降時鐘邊沿后，在短暫時間周期內使能脈沖鎖存器的時鐘機制)的脈沖鎖存器電路。雙邊沿時鐘機制與常規的單端時鐘機制相比可以提供顯著的電力節約。如，常規時鐘機制可以具有頻率為f的時鐘信號，該時鐘信號分布到以期望的性能級別工作的脈沖鎖存器。相反，頻率為m的時鐘信號可以分布到脈沖鎖存器以使用雙邊沿時鐘途徑獲得相同的性能級別，因而消耗明顯更少的電力(比如，電力減少約50%)。集成電路10可以包括在其輸出端生成時鐘信號CLK (比如，具有50%占空比的原始方波時鐘信號)的鎖相環(PLL) JWnPLL 12。時鐘CLK可以分布在裝置10上的不同區域。可以在集成電路10上形成超過一個鎖相環12。如果需要，還可以由芯片外來源通過輸入輸出引腳提供時鐘信號CLK。比如，鎖相環12可以將時鐘信號CLK饋送給時鐘緩沖器14，該時鐘緩沖器14將時鐘信號CLK驅動至時鐘分布網絡16上。單個PLL可以生成多于一個CLK信號，通常具有相關的頻率和相位。集成電路10上可以具有一個或多于一個PLL。網絡16可以包括導線和緩沖器。時鐘緩沖器14可以是反相級并且有時可以稱作時鐘驅動器。時鐘緩沖器14可以包括一級或多于一級的邏輯電路。時鐘信號CLK可以包括四個相區別的時鐘信號，每個時鐘信號均具有各自的時鐘速率和時鐘相位(作為示例)。通常來說，鎖相環12可以在其輸出端生成任何期望數目的相區別的方波時鐘信號。時鐘分布網絡16從時鐘緩沖器14接收信號CLK并將時鐘信號CLK分布到集成電路10上的不同邏輯區域。網絡16可以布置為樹形構造(有時稱作時鐘樹)。網絡16可以比如是H樹時鐘網絡。使用H樹確保了至邏輯電路中不同點的延遲被良好地匹配。如果需要，可編程邏輯器件可以包括可配本文檔來自技高網...

【技術保護點】

【技術特征摘要】
【國外來華專利技術】2010.06.11 US 12/814,3441.一種集成電路，包括時鐘分布網絡，所述時鐘分布網絡可操作為接收時鐘信號并且可操作為提供多個對應的本地時鐘信號；多個時鐘脈沖發生器，所述多個時鐘脈沖發生器中的每個可操作為接收所述多個對應的本地時鐘信號中相應的一個并且可操作為生成對應的時鐘脈沖；和占空比失真校正電路，所述占空比失真校正電路可操作為調節被提供給所述時鐘分布網絡的所述時鐘信號。2.根據權利要求1所述的集成電路，還包括鎖相環，所述鎖相環可操作為提供時鐘輸入到所述占空比失真校正電路，其中所述占空比失真校正電路可操作為調節所述時鐘輸入以生成被提供給所述時鐘分布網絡的所述時鐘信號。3.根據權利要求2所述的集成電路，其中由所述鎖相環提供的所述時鐘輸入具有給定占空比，并且其中所述占空比失真校正電路包括可操作為調節所述時鐘信號的電路，其中調節所述時鐘信號使所述多個對應的本地時鐘信號的占空比變為等于所述給定占空比。4.根據權利要求1所述的集成電路，還包括輸入輸出引腳，所述輸入輸出引腳可操作為提供時鐘輸入給所述占空比失真校正電路，其中所述占空比失真校正電路可操作為調節所述時鐘輸入以生成被提供給所述時鐘分布網絡的所述時鐘信號。5.根據權利要求4所述的集成電路，其中由所述輸入輸出引腳提供的所述時鐘輸入具有給定的占空比，并且其中所述占空比失真校正電路包括可操作為調節所述時鐘信號的電路，其中調節所述時鐘信號使所述多個對應的本地時鐘信號的占空比變為等于所述給定占空比。6.根據權利要求1所述的集成電路，還包括多個電平敏感脈沖鎖存器，所述多個電平敏感脈沖鎖存器可操作為接收由所述多個時鐘脈沖發生器生成的所述時鐘脈沖。7.根據權利要求1所述的集成電路，其中所述占空比失真校正電路包括可操作為調節所述時鐘信號的電路，其中調節所述時鐘信號使所述多個對應的本地時鐘信號的占空比變為等于50%的占空比。8.根據權利要求1所述的集成電路，還包括反饋路徑，其中所述占空比失真校正電路可操作為通過所述反饋路徑接收所述多個對應的本地時鐘信號。9.根據權利要求1所述的集成電路，其中所述占空比失真校正電路包括時鐘緩沖器， 所述時鐘緩沖器具有輸出端，其中所述時鐘緩沖器可操作為在其輸出端提供所述時鐘信號給所述時鐘分布網絡，并且其中所述占空比失真校正電路可操作為調節所述時鐘緩沖器， 其中調節所述時鐘緩沖器使所述多個對應的本地時鐘信號的占空比變為等于50%的占空比。10.根據權利要求1所述的集成電路，其中所述占空比失真校正電路包括第一寄存器傳輸電路，所述第一寄存器傳輸電路具有第一延遲電路；第二寄存器傳輸電路，所述第二寄存器傳輸電路具有第二延遲電路；和控制電路，所述控制電路耦合到所述第一和第二寄存器傳輸電路，其中所述控制電路可操作為調節所述第一和第二延遲電路，并且其中所述控制電路可操作為生成被提供給所述時鐘分布網絡的所述時鐘信號。11.一種集成電路，包括多個脈沖鎖存器，所述多個脈沖鎖存器中的每一個均具有時鐘脈沖輸入端；時鐘分布網絡，所述時鐘分布網絡可操作為分布多個本地時鐘信號；和多個雙邊沿時鐘脈沖發生器，所述多個雙邊沿時鐘脈沖發生器中的每一個可操作為接收所述多個本地時鐘信號中相應的一個并且可操作為響應于所述多個本地時鐘信號的上升邊沿和下降邊沿而產生對應的時鐘脈沖，其中所...

【專利技術屬性】
技術研發人員：A·K·拉威，D·劉易斯，
申請(專利權)人：阿爾特拉公司，
類型：
國別省市：