本發(fā)明專利技術(shù)公開了一種串行接口的轉(zhuǎn)換電路及方法，該電路包括：生成模塊，用于根據(jù)輸入的單線串行接口的引腳Din產(chǎn)生周期性的時(shí)間窗信號(hào)，其中，在時(shí)間窗信號(hào)的每個(gè)周期內(nèi)，時(shí)間窗信號(hào)從Din的第一個(gè)下降沿開始的預(yù)定時(shí)間內(nèi)記為有效，且在預(yù)定時(shí)間到達(dá)時(shí)記為無效，時(shí)間窗口信號(hào)記為無效后，從Din的下一個(gè)下降沿開始進(jìn)入時(shí)間窗信號(hào)的下一個(gè)周期；計(jì)數(shù)模塊，用于在時(shí)間窗信號(hào)有效時(shí)，對Din的上升沿的個(gè)數(shù)進(jìn)行計(jì)數(shù)；以及在時(shí)間窗信號(hào)無效時(shí)，復(fù)位計(jì)數(shù)模塊；以及存儲(chǔ)輸出模塊，用于根據(jù)時(shí)間窗信號(hào)的時(shí)序在計(jì)數(shù)模塊復(fù)位之前存儲(chǔ)計(jì)數(shù)模塊的計(jì)數(shù)結(jié)果，并使用輸出引腳Dout1和Dout2聯(lián)合輸出存儲(chǔ)的計(jì)數(shù)結(jié)果。通過本發(fā)明專利技術(shù)提高了系統(tǒng)的性能。
【技術(shù)實(shí)現(xiàn)步驟摘要】
本專利技術(shù)涉及電子電路領(lǐng)域，尤其涉及一種。
技術(shù)介紹
現(xiàn)有技術(shù)中，電子電路之間的通訊方式主要分為并行通訊和串行通訊。其中，并行 通訊的通訊協(xié)議較簡單，但信號(hào)線較多；串行通訊的信號(hào)線較少，容易實(shí)現(xiàn)遠(yuǎn)距離傳輸，但 通訊協(xié)議(即，接口電路)較復(fù)雜。一般的中低端電子產(chǎn)品，例如，主機(jī)與液晶顯示驅(qū)動(dòng)模塊之間的信號(hào)連接，單片機(jī) 與發(fā)光器件陣列、數(shù)碼管之間的通訊，這些通訊接口一般只進(jìn)行單向數(shù)據(jù)傳輸，并且對數(shù)據(jù) 傳輸速度也要求不高(微秒級(jí)甚至毫秒級(jí))，但都需要通訊接口盡可能地簡單，易于實(shí)現(xiàn)， 并且因?yàn)橐壕э@示模塊、數(shù)碼管一般安裝在電子產(chǎn)品、儀器設(shè)備的面板上，與主機(jī)之間有一 段距離，所以，不適宜使用并行通訊，這種情況下通常會(huì)采用單線串行接口。此外，在很多情況下，特別是電源產(chǎn)品設(shè)計(jì)中，會(huì)頻繁地遭遇管腳數(shù)量受限的問 題。例如，在芯片級(jí)封裝(Chip Scale Package，簡稱為CSP)中，兩個(gè)管腳將占用整個(gè)芯片 三分之一的面積，不但浪費(fèi)了電源元件的面積，也限制了電流容量，所以，這種情況下也適 合用單線串行接口來實(shí)現(xiàn)，僅通過一個(gè)管腳傳輸數(shù)據(jù)，以減少管腳占用，實(shí)現(xiàn)更小的封裝， 從而降低了成本。目前，常用的串行總線有IC之間總線(Inter-1ntegrated Circuit,簡稱為I2C)、 通用串行總線(Universal Serial Bus，簡稱為USB)等，串行接口有串行外圍接口 (Serial Peripheral Interface,簡稱為SPI)、RS_232等,但往往需要多根信號(hào)線。而如何實(shí)現(xiàn)單線 串行接口與多線串行總線或接口的兼容問題，是一個(gè)有待研究的方向。雖然現(xiàn)有技術(shù)中也擁有單線的通訊協(xié)議(Ι-wire)，其基本原理是通過在單線上產(chǎn) 生低脈沖，以脈沖的寬度來判斷O或1，但是，由于是通過脈寬的寬度來判斷，所以，相應(yīng)的 長脈寬一定會(huì)比短脈寬長很多，這樣會(huì)導(dǎo)致數(shù)據(jù)傳輸速率下降。同時(shí)，作為控制器還必須滿 足輸出脈寬的具體時(shí)間長度，因此，控制起來十分不便。在相關(guān)技術(shù)中，如果要若干單線串行協(xié)議進(jìn)行數(shù)據(jù)傳輸，那么控制器必須滿足時(shí) 隙要求。在許多不包含振蕩器的設(shè)計(jì)電路中，沒有足夠的管腳用于控制邏輯，控制器的工作 很復(fù)雜，而包含振蕩器的設(shè)計(jì)電路，需要參考振蕩器的振蕩頻率來計(jì)數(shù)脈沖，且在沒有數(shù)據(jù) 傳輸發(fā)生時(shí)也會(huì)消耗電量，這都限制了芯片的推廣應(yīng)用。
技術(shù)實(shí)現(xiàn)思路
本專利技術(shù)的主要目的在于提供一種串行接口的轉(zhuǎn)換方案，以至少解決上述相關(guān)技術(shù) 中單線串行接口的兼容性差而導(dǎo)致芯片推廣受限的問題。為了實(shí)現(xiàn)上述目的，根據(jù)本專利技術(shù)的一個(gè)方面，提供了一種串行接口的轉(zhuǎn)換電路。根據(jù)本專利技術(shù)的串行接口的轉(zhuǎn)換電路，包括生成模塊，用于根據(jù)輸入的單線串行接 口的引腳Din產(chǎn)生周期性的時(shí)間窗信號(hào)，其中，在時(shí)間窗信號(hào)的每個(gè)周期內(nèi)，時(shí)間窗信號(hào)從Din的第一個(gè)下降沿開始的預(yù)定時(shí)間內(nèi)記為有效，且在預(yù)定時(shí)間到達(dá)時(shí)記為無效，時(shí)間窗口 信號(hào)記為無效后，從Din的下一個(gè)下降沿開始進(jìn)入時(shí)間窗信號(hào)的下一個(gè)周期；計(jì)數(shù)模塊，用 于在時(shí)間窗信號(hào)有效時(shí)，對Din的上升沿的個(gè)數(shù)進(jìn)行計(jì)數(shù)；以及在時(shí)間窗信號(hào)無效時(shí)，復(fù)位 計(jì)數(shù)模塊；以及存儲(chǔ)輸出模塊，用于根據(jù)時(shí)間窗信號(hào)的時(shí)序在計(jì)數(shù)模塊復(fù)位之前存儲(chǔ)計(jì)數(shù) 模塊的計(jì)數(shù)結(jié)果，并使用輸出引腳Dtjutl和Dwt2聯(lián)合輸出存儲(chǔ)的計(jì)數(shù)結(jié)果。優(yōu)選地,該轉(zhuǎn)換電路還包括校準(zhǔn)模塊，用于延時(shí)生成模塊產(chǎn)生的時(shí)間窗信號(hào)，以 保證存儲(chǔ)輸出模塊的Dtjutl和Dwt2聯(lián)合輸出在計(jì)數(shù)模塊復(fù)位之前存儲(chǔ)的計(jì)數(shù)結(jié)果。優(yōu)選地，校準(zhǔn)模塊包括四個(gè)相互串聯(lián)的反相器。優(yōu)選地，計(jì)數(shù)模塊包括兩個(gè)D觸發(fā)器，其中，兩個(gè)D觸發(fā)器的復(fù)位端與校準(zhǔn)模塊的 輸出端相連。優(yōu)選地，預(yù)定時(shí)間由生成模塊中的延遲單元決定。優(yōu)選地，存儲(chǔ)輸出模塊包括兩個(gè)數(shù)字寄存器，其中，兩個(gè)數(shù)字寄存器的輸出分別為D0Utl 和 D()Ut2。優(yōu)選地，該轉(zhuǎn)換電路還包括鎖存模塊，用于鎖住時(shí)間窗信號(hào)的每個(gè)周期內(nèi)的Din 的第一個(gè)下降沿，以開啟時(shí)間窗進(jìn)行計(jì)時(shí)。優(yōu)選地，生成模塊包括一個(gè)或門、一個(gè)反相器和一個(gè)延時(shí)器。為了實(shí)現(xiàn)上述目的，根據(jù)本專利技術(shù)的另一方面，還提供了一種包括上述轉(zhuǎn)換電路的 串行接口的轉(zhuǎn)換方法。根據(jù)本專利技術(shù)的包括上述轉(zhuǎn)換電路的串行接口的轉(zhuǎn)換方法，包括以下步驟從Din的 第一個(gè)下降沿開始時(shí)間窗信號(hào)有效，在時(shí)間窗信號(hào)有效時(shí)，計(jì)數(shù)模塊對Din的上升沿的個(gè)數(shù) 進(jìn)行計(jì)數(shù)；在預(yù)定時(shí)間到達(dá)時(shí)，將計(jì)數(shù)模塊的計(jì)數(shù)結(jié)果傳送至存儲(chǔ)輸出模塊，由存儲(chǔ)輸出模 塊的Dtjutl和Dwt2聯(lián)合輸出存儲(chǔ)的計(jì)數(shù)結(jié)果，并復(fù)位計(jì)數(shù)模塊。為了實(shí)現(xiàn)上述目的，根據(jù)本專利技術(shù)的再一方面，還提供了一種串行接口的轉(zhuǎn)換電路。根據(jù)本專利技術(shù)的串行接口的轉(zhuǎn)換電路，包括第二生成模塊，用于根據(jù)輸入的單線串 行接口的引腳Din產(chǎn)生周期性的時(shí)間窗信號(hào)，其中，在時(shí)間窗信號(hào)的每個(gè)周期內(nèi)，時(shí)間窗信 號(hào)從Din的第一個(gè)上升沿開始的預(yù)定時(shí)間內(nèi)記為有效，且在預(yù)定時(shí)間到達(dá)時(shí)記為無效，時(shí)間 窗口信號(hào)記為無效后，從Din的下一個(gè)上升沿開始進(jìn)入時(shí)間窗信號(hào)的下一個(gè)周期；第二計(jì)數(shù) 模塊，用于在時(shí)間窗信號(hào)有效時(shí)，對Din的下降沿的個(gè)數(shù)進(jìn)行計(jì)數(shù)；以及在時(shí)間窗信號(hào)無效 時(shí)，復(fù)位第二計(jì)數(shù)模塊；以及第二存儲(chǔ)輸出模塊，用于根據(jù)時(shí)間窗信號(hào)的時(shí)序在第二計(jì)數(shù)模 塊復(fù)位之前存儲(chǔ)第二計(jì)數(shù)模塊的計(jì)數(shù)結(jié)果，并使用輸出引腳Dtjutl和Dtjut2聯(lián)合輸出存儲(chǔ)的計(jì) 數(shù)結(jié)果。通過本專利技術(shù)，采用根據(jù)輸入的單線串行接口的引腳Din產(chǎn)生周期性的時(shí)間窗信號(hào)， 在時(shí)間窗信號(hào)有效時(shí)，對Din的上升沿的個(gè)數(shù)進(jìn)行計(jì)數(shù)，在時(shí)間窗信號(hào)無效時(shí)，使用輸出引 腳Dtjutl和Dtjut2聯(lián)合輸出在時(shí)間窗口有效時(shí)的計(jì)數(shù)值計(jì)數(shù)結(jié)果的方式，將單線信號(hào)解壓為多 個(gè)信號(hào)，使得單線串行接口電路易于控制，解決了相關(guān)技術(shù)中單線串行接口的兼容性差而 導(dǎo)致芯片推廣受限的問題，降低了產(chǎn)品成本，提高了系統(tǒng)的性能。附圖說明此處所說明的附圖用來提供對本專利技術(shù)的進(jìn)一步理解，構(gòu)成本申請的一部分，本專利技術(shù)的示意性實(shí)施例及其說明用于解釋本專利技術(shù)，并不構(gòu)成對本專利技術(shù)的不當(dāng)限定。在附圖中圖圖圖圖圖圖圖具體實(shí)施方式下文中將參考附圖并結(jié)合實(shí)施例來詳細(xì)說明本專利技術(shù)。需要說明的是，在不沖突的 情況下，本申請中的實(shí)施例及實(shí)施例中的特征可以相互組合。根據(jù)本專利技術(shù)實(shí)施例，提供了一種串行接口的轉(zhuǎn)換電路。圖1是根據(jù)本專利技術(shù)實(shí)施例 的串行接口的轉(zhuǎn)換電路的示意圖，如圖1所示，該轉(zhuǎn)換電路包括生成模塊12，用于根據(jù)輸 入的單線串行接口的引腳Din產(chǎn)生周期性的時(shí)間窗信號(hào)，其中，在時(shí)間窗信號(hào)的每個(gè)周期 內(nèi)，時(shí)間窗信號(hào)從Din的第一個(gè)下降沿開始的預(yù)定時(shí)間內(nèi)記為有效，且在預(yù)定時(shí)間到達(dá)時(shí)記 為無效，時(shí)間窗口信號(hào)記為無效后，從Din的下一個(gè)下降沿開始進(jìn)入時(shí)間窗信號(hào)的下一個(gè)周 期；計(jì)數(shù)模塊14，耦合至生成模塊12，用于在時(shí)間窗信號(hào)有效時(shí)，對Din的上升沿的個(gè)數(shù)進(jìn)行 計(jì)數(shù)；以及在時(shí)間窗信號(hào)無效時(shí)，復(fù)位計(jì)數(shù)模塊14 ;以及存儲(chǔ)輸出模塊16，耦合至生成模塊 12和計(jì)數(shù)模塊14，用于根據(jù)時(shí)間窗信號(hào)的時(shí)序在計(jì)數(shù)模塊14復(fù)位之前存儲(chǔ)計(jì)數(shù)模塊14的 計(jì)數(shù)結(jié)果，并使用輸出引腳Dtjutl和Dwt2聯(lián)合輸出存儲(chǔ)的計(jì)數(shù)結(jié)果。通過該轉(zhuǎn)換電路，生成模塊12根據(jù)輸入的單線串行接口的引腳Din產(chǎn)生周期性的 時(shí)間窗信號(hào)，計(jì)數(shù)模塊14在時(shí)間窗信號(hào)有效時(shí)，對Din的上升沿的個(gè)數(shù)進(jìn)行計(jì)數(shù)，存儲(chǔ)輸出 模塊16在時(shí)間窗信本文檔來自技高網(wǎng)...
【技術(shù)保護(hù)點(diǎn)】
一種串行接口的轉(zhuǎn)換電路，其特征在于，包括：生成模塊，用于根據(jù)輸入的單線串行接口的引腳Din產(chǎn)生周期性的時(shí)間窗信號(hào)，其中，在所述時(shí)間窗信號(hào)的每個(gè)周期內(nèi)，所述時(shí)間窗信號(hào)從Din的第一個(gè)下降沿開始的預(yù)定時(shí)間內(nèi)記為有效，且在所述預(yù)定時(shí)間到達(dá)時(shí)記為無效，所述時(shí)間窗口信號(hào)記為無效后，從Din的下一個(gè)下降沿開始進(jìn)入所述時(shí)間窗信號(hào)的下一個(gè)周期；計(jì)數(shù)模塊，用于在所述時(shí)間窗信號(hào)有效時(shí)，對Din的上升沿的個(gè)數(shù)進(jìn)行計(jì)數(shù)；以及在所述時(shí)間窗信號(hào)無效時(shí)，復(fù)位所述計(jì)數(shù)模塊；以及存儲(chǔ)輸出模塊，用于根據(jù)所述時(shí)間窗信號(hào)的時(shí)序在所述計(jì)數(shù)模塊復(fù)位之前存儲(chǔ)所述計(jì)數(shù)模塊的計(jì)數(shù)結(jié)果，并使用輸出引腳Dout1和Dout2聯(lián)合輸出存儲(chǔ)的所述計(jì)數(shù)結(jié)果。
【技術(shù)特征摘要】
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：金兆祥，
申請(專利權(quán))人：飛兆半導(dǎo)體公司，
類型：發(fā)明
國別省市：
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