本發明專利技術提供一種微處理器，包括：一轉譯查詢緩沖器；一第一載入請求信號，用以載入一分頁表項目至該微處理器，其中該第一載入請求信號相應于該轉譯查詢緩沖器之中的一虛擬地址發生遺失而產生；以及一預取單元，用以接收一第一快取線的一物理地址，其中該第一快取線包括被請求的該分頁表項目，該預取單元更對應地產生一第二載入請求信號以預取一第二快取線至該微處理器，其中該第二快取線是該第一快取線的下一條快取線。
【技術實現步驟摘要】
本專利技術是關于微處理器，特別是關于微處理器的預取(prefetch)數據的方法。
技術介紹
現今許多微處理器具有使用虛擬存儲器的能力，特別是能夠運用一存儲器分頁機制(memory paging mechanism)。本領域技術人員應能理解,操作系統在系統存儲器中所建立的分頁表(page tables)是用來將虛擬地址轉譯成物理地址。根據《IA-32英特爾⑧架構軟件開發者手冊，第3A冊系統程序設計導弓丨，第I篇，2006年6月》中所描述的x86架構處理器技術(該參考文獻全文是以引用方式并入本文中)，分頁表可采取階層方式(hierarchical fashion)排列。具體說來，分頁表包含多個分頁表項目(page tableentries ;PTE)，各個分頁表項目儲存一物理存儲器分頁的物理分頁地址與物理存儲器分頁的屬性。所謂的分頁表尋訪(tablewalk)是指提取一虛擬存儲器分頁地址并使用此虛擬存儲器分頁地址來尋訪(traverse)分頁表階層，用以取得與此虛擬存儲器分頁地址對應的分頁表項目以便將虛擬地址轉譯成物理地址。由于物理存儲器存取的延遲時間相對較長，加上在分頁表尋訪過程中可能要對物理存儲器進行多重存取，因此執行分頁表尋訪十分耗時。為了避免因執行分頁表尋訪而造成的時耗，處理器通常會包含一轉譯查詢緩沖器(Translation Lookaside Buffer ;TLB)用以儲存虛擬地址及由虛擬地址轉譯成的物理地址。然而，轉譯查詢緩沖器的大小有限，并且當轉譯查詢緩沖器發生遺失(miss)時還是需要執行分頁表尋訪。因此，我們需要一種能夠縮短分頁表尋訪的執行時間的方法。
技術實現思路
本專利技術提供一種微處理器，包括一轉譯查詢緩沖器；一第一載入請求信號，用以載入一分頁表項目至該微處理器，其中該第一載入請求信號相應于該轉譯查詢緩沖器之中的一虛擬地址發生遺失而產生；以及一預取單元，用以接收一第一快取線的一物理地址，其中該第一快取線包括被請求的該分頁表項目，該預取單元更對應地產生一第二載入請求信號以預取一第二快取線至該微處理器，其中該第二快取線是該第一快取線的下一條快取線。本專利技術提供一種藉由具有轉譯查詢緩沖器的微處理器縮短尋訪時間的方法。該方法包括請求載入一分頁表項目至一微處理器，以對應于一轉譯查詢緩沖器之中的一虛擬地址的遺失；接收一第一快取線的一物理地址，并且該第一快取線包括被請求的該分頁表項目；以及產生一載入信號以將一第二快取線預取至該微處理器，以對應于接收到該第一快取線的該物理地址，其中該第二快取線是該第一快取線的下一條快取線，并且該第一快取線包括被請求的該分頁表項目。本專利技術提供另一種微處理器，包括一轉譯查詢緩沖器；一第一載入請求信號，用以載入一分頁表項目至該微處理器，其中該第一載入請求信號相應于該轉譯查詢緩沖器之中的一虛擬地址發生遺失而產生；以及一預取單元，用以接收一第一快取線的一物理地址，其中該第一快取線包括被請求的該分頁表項目，該預取單元更對應地產生一第二載入請求信號以預取一第二快取線至該微處理器，其中該第二快取線是該第一快取線的前一條快取線。本專利技術提供另一種藉由具有轉譯查詢緩沖器的微處理器縮短尋訪時間的方法。該方法包括請求載入一分頁表項目至一微處理器，以對應于一轉譯查詢緩沖器之中的一虛擬地址的遺失；接收一第一快取線的一物理地址，并且該第一快取線包括被請求的該分頁表項目；以及產生一載入信號以將一第二快取線預取至該微處理器，以對應于接收到該第一快取線的該物理地址，其中該第二快取線是該第一快取線的前一條快取線，并且該第一快取線包括被請求的該分頁表項目。本專利技術提供一種微處理器，包括高速緩存、載入單元以及預取單元。載入單元用以接收第一載入請求信號，第一載入請求信號用以顯示第一載入請求信號正載入第一分頁表項目。預取單元耦接至載入單元，預取單元用以從載入單元中接收第一快取線的物理地址，第一快取線包含第一載入請求信號所指定的第一分頁表項目，預取單元還產生第一請求信號用以預取第二快取線至高速緩存，其中第二快取線為第一快取線之后的下一條快取線。本專利技術提供一種縮短分頁表尋訪時間的方法，適用于具有一高速緩存且支持分頁虛擬存儲器的一微處理器。上述方法包括檢測一第一分頁表項目的一第一載入請求信號。上述方法還包括根據檢測第一載入請求信號的結果，預取一第二快取線至高速緩存，其中第二快取線為一第一快取線之后的下一條快取線，并且第一快取線包含第一載入請求信號所指定的第一分頁表項目。本專利技術提供另一種微處理器，包括高速緩存、載入單元以及預取單元。載入單元用以接收第一載入請求信號，第一載入請求信號用以顯示第一載入請求信號正載入第一分頁表項目。預取單元耦接至載入單元，預取單元用以從載入單元中接收第一快取線的物理地址，第一快取線包含第一載入請求信號所指定的第一分頁表項目，預取單元還產生第一請求信號用以預取第二快取線至高速緩存，其中第二快取線為第一快取線之前的上一條快取線。本專利技術提供另一種縮短分頁表尋訪時間的方法，適用于具有一高速緩存且支持分頁虛擬存儲器的一微處理器。上述方法包括檢測一第一分頁表項目的一第一載入請求信號。上述方法還包括根據檢測第一載入請求信號的結果，預取一第二快取線至高速緩存，其中第二快取線為一第一快取線之前的上一條快取線，并且第一快取線包含第一載入請求信號所指定的第一分頁表項目。為讓本專利技術的上述和其它目的、特征、和優點能更明顯易懂，下文特舉出較佳實施例，并配合所附圖式，作詳細說明如下。附圖說明圖1為本專利技術實施例的微處理器的方塊圖2為圖1中的微處理器的操作流程圖。100 微處理器；102 指令快取；104 指令轉譯器；106 指令配送器；108 載入單元；112 數據快取；114 總線接口單元；116 轉譯查詢緩沖器118 分頁表尋訪引擎；122 預取單元；124 第一快取線；126 第二快取線；128 物理存儲器；132 虛擬地址；134 遺失信號；136 分頁表項目載入請求信號； 138 確認信號；142 預取請求信號；144 物理地址。具體實施例方式請參考圖1，圖1為本專利技術實施例的微處理器100的方塊圖，此微處理器100為一管線式微處理器(pipelined microprocessor)。微處理器100包括一指令快取102用以提供多個指令至一指令轉譯器104，并且指令轉譯器104將所接收的指令轉譯并將轉譯后的指令提供至一指令配送器(instruction dispatcher) 106。指令配送器106將指令提供至一載入單元108，其中上述指令可包括存儲器存取指令(例如載入指令或儲存指令)。載入單元108將一存儲器存取指令所指定的虛擬地址132提供至一轉譯查詢緩沖器116，并且轉譯查詢緩沖器116對虛擬地址132進行查找(lookup)。若虛擬地址132出現在轉譯查詢緩沖器116中，則轉譯查詢緩沖器116將虛擬地址132轉譯后的物理地址144傳送回載入單元108。若虛擬地址132未出現在轉譯查詢緩沖器116中，則轉譯查詢緩沖器116產生一遺失信號(miss signal) 134并傳送至一分頁表尋訪引擎(tablewalk engine) 118。分頁表尋訪引擎118耦接至載入單元108以及轉譯查詢緩沖器116本文檔來自技高網...
【技術保護點】
一種微處理器，包括：一轉譯查詢緩沖器；一第一載入請求信號，用以載入一分頁表項目至該微處理器，其中該第一載入請求信號相應于該轉譯查詢緩沖器之中的一虛擬地址發生遺失而產生；以及一預取單元，用以接收一第一快取線的一物理地址，其中該第一快取線包括被請求的該分頁表項目，該預取單元更對應地產生一第二載入請求信號以預取一第二快取線至該微處理器，其中該第二快取線是該第一快取線的下一條快取線。
【技術特征摘要】
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【專利技術屬性】
技術研發人員：柯林艾迪，羅德尼E虎克，
申請(專利權)人：威盛電子股份有限公司，
類型：發明
國別省市：
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