基于FPGA實現數字示波器數據壓縮的方法技術

本發明專利技術公開了一種基于FPGA實現數字示波器數據壓縮的方法通過FPGA對模擬信號經模數轉化器采集到的數字信號數據進行壓縮，FPGA先將外部存儲器中的數據存入存儲器FIFO1內，根據給定的壓縮率，從一組數據中找出數據的第一個值、最大值、最小值和最后一個值經壓縮模塊存入存儲器FIFO2內，并對外部存儲器中的數字信號循環處理，當存儲器FIFO2內數據量達到設定值，存儲器FIFO2將不再存取數據，將存儲器FIFO2內的數據送給示波器屏幕顯示，本發明專利技術既提高了示波器的存儲深度，同時加快了示波器刷新速度，得到更加連續的波形，提高示波器的捕獲率。

【技術實現步驟摘要】

本專利技術涉及示波器數字信號處理領域，尤其涉及一種基于FPGA實現數字示波器數據壓縮的方法。
技術介紹
數字示波器通過模數轉換器(以下簡稱ADC)將模擬量轉換為數字信號，通過FPGA采集最終顯示到屏幕上。存儲深度是數字示波器的重要指標參數。存儲深度越高，在相同的采樣時間內，示波器可以顯示出越明顯的波形細節，更利于用戶觀察波形。刷新率也是示波器的一個參數，刷新率越快，可以讓用戶看到更加連續的波形，提高示波器的捕獲率。但是存儲深度的越來越高，一次的采樣的時間內需要存取的ADC數據也將變多，如果直接將全部ADC數據進行顯示的話，會導致示波器的刷新速度變慢，波形的捕獲率變低。
技術實現思路
本專利技術的目的在于提供一種既提高了示波器的存儲深度，同時又不降低示波器刷新速度的基于FPGA實現數字示波器數據壓縮的方法。為了實現上述目的，本專利技術如下技術方案 一種基于FPGA實現數字示波器數據壓縮的方法，所述示波器包括 外部存儲器，存儲外部的模擬信號經模數轉化器采集到的數字信號數據； FPGA，處理所述外部存儲器中數字信號數據； 屏幕，顯示經所述FPGA處理后的數字信號； 所述外部存儲器、FPGA和屏幕依次電性連接，其特征在于 所述基于FPGA實現數字示波器數據壓縮的方法為通過FPGA對經模數轉化器轉化后的數字信號數據進行壓縮，模數轉化器轉換后的數字信號存儲在外部存儲器中，采集到的信號總量定義為T，FPGA壓縮率定義為N，每一組數據信號量為a，組數為T/N，根據給定的壓縮率，FPGA先從外部存儲器存儲的數字信號中取出a個數字信號存入存儲器FIFOl內，并從a個數據信號量中找出該組數字信號中的第一個值、最大值、最小值和最后一個值經壓縮模塊存入存儲器FIF02內，在FPGA處理數字信號同時，將外部存儲器中未處理的數字信號存入存儲器FIFOl內為取值做準備，對每一組數據進行循環取值處理，直到FPGA經循環T/N次處理完存儲在外部存儲器中的信號總量T為止，當存儲器FIF02內數據量達到設定值，存儲器FIF02將不再存取數據，將存儲器FIF02內的數據送給示波器屏幕顯示。所述方法具體步驟如下 I).判斷FPGA中存儲器FIFOl內存儲的數據量，若FPGA中存儲器FIFOl內存儲的數據量小于設定值，則將外部存儲器中的數據存入存儲器FIFOl內，若FPGA中存儲器FIFOl內存儲的數據量大于設定值，則外部存儲器中的數據不存入存儲器FIFOl內； 2).對存入到FPGA中存儲器FIFOl內的每一組數字信號按公差為I等差數列方式進行編號，存入的第一個數字信號編號為a，存入的最后一個數字信號編號為1，將這組帶有編號的數字信號按編號公差為I進行遞減比對，將求出的這組數字信號中第一個數據值、最大數據值、最小數據值和最后一個數據值經壓縮模塊存入FPGA中存儲器FIF02內； 3).對存入到FPGA中存儲器FIFOl內的每組數字信號重復步驟2)； 4).判斷FPGA中存儲器FIF02內存儲的數據量，達到設定的數據量值，則不再存取數據，將FPGA中存儲器FIF02內存儲的數據發送給示波器屏幕顯示，未達到設定的數據量值，則繼續存取數據。所述的外部存儲器、存儲器FIFOl和存儲器FIF02為先進先出式存儲器。所述的模數轉化器收集模擬信號，并將轉化的數字信號存入外部存儲器中。本專利技術采用以上技術方案，利用FPGA對模擬信號經模數轉化器采集到的數字信號數據進行壓縮，FPGA先將外部存儲器中的數據存入存儲器FIFOl內，根據給定的壓縮率，從一組數據中找出數據的第一個值、最大值、最小值和最后一個值經壓縮模塊存入存儲器FIF02內，之后不斷的對外部存儲器中的數據循環處理，當存儲器FIF02內數據量達到設定值，存儲器FIF02將不再存取數據，將存儲器FIF02內的數據送給示波器屏幕顯示，本專利技術既提高了示波器的存儲深度，同時加快了示波器刷新速度，得到更加連續的波形，提高示波器的捕獲率。附圖說明現結合附圖對本專利技術做進一步詳述 圖1是本專利技術FPGA數據壓縮的流程示意 圖2是本專利技術FPGA數據壓縮算法的流程圖。具體實施例方式請參閱圖1-2之一所示，本專利技術包括外部存儲器1，存儲外部的模擬信號經模數轉化器采集到的數字信號數據，FPGA2，處理所述外部存儲器中數字信號數據，屏幕3，顯示經所述FPGA2處理后的數字信號，所述外部存儲器1、FPGA2和屏幕3依次電性連接。請參閱圖1，在此實施例中，介紹了 ADC數據在FPGA內部壓縮的基本流程。所述基于FPGA實現數字示波器數據壓縮的方法為通過FPGA2對經模數轉化器7轉化后的數字信號數據進行壓縮，模數轉化器7轉化后的數字信號存儲在外部存儲器I中，采集到的信號總量定義為T，FPGA壓縮率定義為N，每一組數據信號量為a，組數為T/N，根據給定的壓縮率，FPGA2先從外部存儲器存儲I的數字信號中取出a個數字信號存入存儲器FIFOl 4內，并從a個數據信號量中找出該組數字信號中的第一個值、最大值、最小值和最后一個值經壓縮模塊存入存儲器FIF02 6內，在FPGA2處理數字信號同時，將外部存儲器I中未處理的數字信號存入存儲器FIFOl 4內為取值做準備，對每一組數據進行循環取值處理，直到FPGA2經循環T/N次處理完存儲在外部存儲器I中的信號總量T為止，當存儲器FIF02 6內數據量達到設定值，存儲器FIF02 6將不再存取數據，將存儲器FIF02 6內的數據送給示波器屏幕3顯示。在此提供一優先實施例，將結合給定的數據壓縮率進一步對本專利技術做說明，設定外部存儲器I模擬信號經模數轉化器7采集到T=IOM的數字信號數據，數據壓縮率N為10000:1，每一組的信號量定義為a，具體步驟如下 I).判斷FPGA2中存儲器FIFOl 4內存儲的數據量，若FPGA2中存儲器FIFOl 4內存儲的數據量小于設定值，則將外部存儲器I中的數據存入存儲器FIFOl 4內，若FPGA2中存儲器FIFOl 4內存儲的數據量大于設定值，則外部存儲器中的數據不存入存儲器FIFOl 4內，具體方法如下 判斷存儲器FIFOl 4內存儲的數據量是否小于64個，若存儲器FIFOl 4內存儲的數據量小于64個，則將外部存儲器I中的數據存入存儲器FIFOl 4內，若存儲器FIFOl 4內存儲的數據量大于64，則外部存儲器中的數據不存入存儲器FIFOl 4內； 本專利技術此實施例中判斷FPGA 2中存儲器FIFOl 4內存儲的數據量步驟中設定值為64，應當理解，這里的設定值僅僅出于解釋目的，并不是限制本專利技術的權利范圍，本實施例中設定值與存儲器FIFOl 4從外部存儲器I每一次讀取的數字信號量相同，存儲器類型不同則每次讀取的數字信號量不同，可根據存儲器的類型進行設定，一般設定值為存儲器每次讀取的信號量值。2).對存入到FPGA2中存儲器FIFOl 4內的每一組數字信號按公差為I等差數列方式進行編號，存入的第一個數字信號編號為a，存入的最后一個數字信號編號為1，將這組帶有編號的數字信號按編號公差為I進行遞減比對，將求出的這組數字信號中第一個數據值、最大數據值、最小數據值和最后一個數據值經壓縮模塊5存入FPGA2中存儲器FIF026內，具體方法如下 a).將信號本文檔來自技高網...

【技術保護點】
一種基于FPGA實現數字示波器數據壓縮的方法，所述示波器包括：外部存儲器，存儲外部的模擬信號經模數轉化器采集到的數字信號數據；FPGA，處理所述外部存儲器中數字信號數據；屏幕，顯示經所述FPGA處理后的數字信號；所述外部存儲器、FPGA和屏幕依次電性連接，其特征在于：所述基于FPGA實現數字示波器數據壓縮的方法為：通過FPGA對經模數轉化器轉化后的數字信號數據進行壓縮，模數轉化器轉化后的數字信號存儲在外部存儲器中,采集到的信號總量定義為T,?FPGA壓縮率定義為N,每一組數據信號量為a，組數為T/N,根據給定的壓縮率，FPGA先從外部存儲器存儲的數字信號中取出a個數字信號存入存儲器FIFO1內，并從a個數據信號量中找出該組數字信號中的第一個值、最大值、最小值和最后一個值經壓縮模塊存入存儲器FIFO2內，在FPGA處理數字信號同時，將外部存儲器中未處理的數字信號存入存儲器FIFO1內為取值做準備，對每一組數據進行循環取值處理，直到FPGA經循環T/N次處理完存儲在外部存儲器中的信號總量T為止，當存儲器FIFO2內數據量達到設定值，存儲器FIFO2將不再存取數據，將存儲器FIFO2內的數據送給示波器屏幕顯示。...

【技術特征摘要】

【專利技術屬性】
技術研發人員：蔡振越，莊雙集，陳煥洵，
申請(專利權)人：福建利利普光電科技有限公司，
類型：發明
國別省市：