針對(duì)TSV互聯(lián)的三維集成電路時(shí)鐘拓?fù)浣Y(jié)構(gòu)產(chǎn)生方法技術(shù)

本發(fā)明專利技術(shù)公開了一種針對(duì)TSV互連的三維集成電路時(shí)鐘拓?fù)浣Y(jié)構(gòu)產(chǎn)生方法，包括：輸入三維集成電路的時(shí)鐘端點(diǎn)、時(shí)鐘源、緩沖器庫和TSV信息；對(duì)每一層上的時(shí)鐘端點(diǎn)采用歸類算法圈出大密度區(qū)域，并建立子樹；將所有層上未歸類的時(shí)鐘端點(diǎn)及各個(gè)歸類區(qū)域已建立的時(shí)鐘樹根節(jié)點(diǎn)映射到2D平面上；利用筒分解建立最近鄰居圖的方法尋找每個(gè)節(jié)點(diǎn)的最近鄰居點(diǎn)，根據(jù)距離最近原則進(jìn)行兩兩配對(duì)以生成父親節(jié)點(diǎn)；判斷是否還有未配對(duì)的節(jié)點(diǎn)，如果沒有則自上而下插入緩沖器庫和TSV信息以生成3D時(shí)鐘樹拓?fù)浣Y(jié)構(gòu)。本發(fā)明專利技術(shù)基于時(shí)鐘端點(diǎn)密度的歸類算法保障了TSV的均勻分布，并且避免了TSV過密的插入從而在一定層度上增加了可制造性及可靠性。

【技術(shù)實(shí)現(xiàn)步驟摘要】

本專利技術(shù)涉及電子設(shè)計(jì)自動(dòng)化
，特別涉及一種針對(duì)TSV互聯(lián)的三維集成電路時(shí)鐘拓?fù)浣Y(jié)構(gòu)產(chǎn)生方法。
技術(shù)介紹
隨著集成特征尺寸的不斷縮小，三維集成電路(3D IC)成為目前繼續(xù)遵循摩爾定律的有效技術(shù)方案之一。通過三維堆疊的方式可以有效的縮減互連長(zhǎng)度，從而可以降低互連延時(shí)、功耗、面積和成本。現(xiàn)階段針對(duì)3D IC設(shè)計(jì)自動(dòng)化工具的研究主要是在傳統(tǒng)2D IC設(shè)計(jì)自動(dòng)化工具的基礎(chǔ)上加以改進(jìn)。缺乏真正意義上針對(duì)TSV互連的且高效的3D IC設(shè)計(jì)自動(dòng)化工具成為了制約3D IC發(fā)展的主要瓶頸，尤其缺乏3D時(shí)鐘樹綜合(3D CTS)工具。下面對(duì)3D時(shí)鐘樹綜合的問題模型進(jìn)行描述·3D時(shí)鐘樹綜合是指根據(jù)分布在不同層次的時(shí)鐘端點(diǎn)及可選擇使用的穿透硅通孔(TSV, Through Silicon Vias)和緩沖器(buffer)的各種參數(shù),建立一個(gè)樹形的、連接所有時(shí)鐘端點(diǎn)的時(shí)鐘網(wǎng)絡(luò)。并且滿足所有時(shí)鐘端點(diǎn)間的延時(shí)偏差最小，TSV的數(shù)量和分布滿足設(shè)計(jì)約束等約束條件。具體的輸入輸出信息如下輸入(I)時(shí)鐘端點(diǎn)(sinks or flip-flops)的參數(shù)坐標(biāo)、輸入端電容、下游延遲；(2)時(shí)鐘源的坐標(biāo)；(3)緩沖器的數(shù)據(jù)庫(包含緩沖器的各種參數(shù)電阻R，電容C及固有延時(shí)，以及轉(zhuǎn)換率和其負(fù)載的關(guān)系等);(3)時(shí)鐘源到不同節(jié)點(diǎn)(sink)的時(shí)鐘延遲偏差限制范圍(skew bound)；(4)轉(zhuǎn)換率限制；(5) TSV的數(shù)量約束；(6) TSV 的電阻 R、電容 C。輸出從時(shí)鐘源連接不同層上所有端點(diǎn)的時(shí)鐘網(wǎng)絡(luò)(包括時(shí)鐘網(wǎng)絡(luò)中緩沖器的插入位置和大小選擇，TSV的插入位置，具體走線信息以及相應(yīng)的延遲，延遲偏差，轉(zhuǎn)換率等)。目前3D CTS方法主要包括3D時(shí)鐘樹拓?fù)浣Y(jié)構(gòu)產(chǎn)生和插入buffer、TSV及布線兩大步驟。在第一階段，首先在滿足區(qū)域內(nèi)TSV數(shù)量的約束下將此區(qū)域內(nèi)不同層上的時(shí)鐘端點(diǎn)映射到一層，然后根據(jù)兩點(diǎn)之間的距離優(yōu)先級(jí)順序依次配對(duì)。如果配對(duì)的兩點(diǎn)不在一層上就標(biāo)識(shí)出需要在兩點(diǎn)之間插入TSV，然后利用合并線段產(chǎn)生父親節(jié)點(diǎn)的方式(DME)自底向上產(chǎn)生拓?fù)浣Y(jié)構(gòu)，在文獻(xiàn) A. B. K. D. J.-H. Huang and C. _W. A. Tsao, “On thebounded-skew clock and steiner rout ing problems,，，in DAC, 1995，pp. 508-513 中對(duì)DME方法有詳盡的描述。在第二階段，利用已經(jīng)確定的3D時(shí)鐘樹拓?fù)浣Y(jié)構(gòu)自上而下的方式確定中間節(jié)點(diǎn)的位置、選擇合適的buffer以及插入TSV等,文獻(xiàn)X. Zhao, J. Minz, andS. K. Lim, “Low-power and reliable clock network design for through-siliconvia (tsv) based 3d ics,，，Components, Packaging and Manufacturing Technology, IEEETransactions on, vol. I, no. 2, pp. 247 - 259, 2011.講述了目前 3D CTS 的主要方法。現(xiàn)有研究方法存在兩點(diǎn)不足阻礙著3D CTS的實(shí)際應(yīng)用(1)未考慮TSV的分布特點(diǎn)，使得TSV的密度分布不均；(2) TSV引入的延遲和TSV間的互耦效應(yīng)對(duì)整個(gè)時(shí)鐘網(wǎng)絡(luò)的影響未考慮。對(duì)于第一點(diǎn)不足，未考慮兩TSV之間最小距離的約束會(huì)使得現(xiàn)有設(shè)計(jì)不滿足制造和可靠性要求。圖I所示為ISro 2010年競(jìng)賽所使用的benchmark，具備目前CPU時(shí)鐘端點(diǎn)的布局特點(diǎn)(時(shí)鐘端點(diǎn)密度呈塊狀疏密分布)。那么此種情況下使用3D堆疊時(shí)有可能使得在某一垂直區(qū)域內(nèi)，多層具備時(shí)鐘端點(diǎn)比較密集的區(qū)域堆疊一起，按照傳統(tǒng)的3D CTS方法將導(dǎo)致在此區(qū)域內(nèi)TSV的過度集中分布，而時(shí)鐘端點(diǎn)分布較疏密區(qū)域插入TSV較少。另外，根據(jù)CEA-LETI公司、De Savoie大學(xué)和STM微電子公司聯(lián)合的研究報(bào)告表明TSV與MOSFET之間距離需要大于5um，從而避免TSV的插入對(duì)邏輯器件帶來的影響，如圖2所示。因此，兩個(gè)TSV之間需要滿足最小距離約束條件才能滿足制造和可靠性要求。對(duì)于第二點(diǎn)不足，在尋找最優(yōu)配對(duì)時(shí)未考慮TSV的延遲影響，會(huì)使得配對(duì)的兩點(diǎn)并非在時(shí)序上最近。根據(jù)目前主流TSV模型參數(shù)(直徑是4um，TSV電容為28ff，電阻是 0. 053 Q )推算，此TSV的延遲將接近于一段長(zhǎng)約Sum的互連線延遲(互連線單位電阻是0. lQ/um及0. 2fF/um)。而且由于TSV尺寸不能隨著特征尺寸成比例縮減，TSV產(chǎn)生的延遲占整個(gè)時(shí)鐘樹延遲的比重會(huì)越來越大。另外，由于TSV本身較大的尺寸，TSV間的耦合效應(yīng)對(duì)整個(gè)時(shí)鐘網(wǎng)絡(luò)的影響將不容忽視。尤其是隨著TSV的尺寸不能隨著邏輯器件尺寸同比例縮小吋，TSV互耦的影響將會(huì)帶來較大的邏輯延時(shí)、功耗以及時(shí)序錯(cuò)誤。
技術(shù)實(shí)現(xiàn)思路
本專利技術(shù)g在至少在一定程度上解決上述技術(shù)問題之一或至少提供ー種有用的商業(yè)選擇。為此，本專利技術(shù)的ー個(gè)目的在于提出ー種可以滿足TSV在制造和可靠性下的密度分布要求的針對(duì)TSV互連的三維集成電路時(shí)鐘拓?fù)浣Y(jié)構(gòu)產(chǎn)生方法。為實(shí)現(xiàn)上述目的，本專利技術(shù)的實(shí)施例提供一種針對(duì)TSV互聯(lián)的三維集成電路時(shí)鐘拓?fù)浣Y(jié)構(gòu)產(chǎn)生方法，包括如下步驟輸入三維集成電路的時(shí)鐘端點(diǎn)、時(shí)鐘源、緩沖器庫和TSV信息；對(duì)每ー層上的所述時(shí)鐘端點(diǎn)采用歸類算法圈出大密度區(qū)域，并對(duì)每層上圈出的所述大密度區(qū)域逐次地按照自底向上的方式建立子樹；將所有層上未歸類的所述時(shí)鐘端點(diǎn)及各個(gè)歸類區(qū)域已建立的時(shí)鐘樹根節(jié)點(diǎn)映射到2D平面上；利用筒分解建立最近鄰居圖的方法尋找每個(gè)節(jié)點(diǎn)的最近鄰居點(diǎn)，根據(jù)距離最近原則進(jìn)行兩兩配對(duì)以生成父親節(jié)點(diǎn)；以及判斷是否還有未配對(duì)的所述節(jié)點(diǎn)，如果沒有，則自上而下插入所述緩沖器庫和所述TSV信息，以生成3D時(shí)鐘樹拓?fù)浣Y(jié)構(gòu)。根據(jù)本專利技術(shù)實(shí)施例的針對(duì)TSV互聯(lián)的三維集成電路時(shí)鐘拓?fù)浣Y(jié)構(gòu)產(chǎn)生方法，具有以下優(yōu)點(diǎn)(I)基于時(shí)鐘端點(diǎn)密度的歸類算法保障了 TSV的均勻分布，并且避免了 TSV過密的插入從而在一定層度上増加了可制造性及可靠性。(2)本專利技術(shù)提出的TSV等效線長(zhǎng)的概念有助于建立最優(yōu)化的時(shí)鐘樹網(wǎng)絡(luò)，并且在增加有限線長(zhǎng)的情況下(約7. 2%)能夠使得TSV的數(shù)量減少多達(dá)44. 8%。(3)本專利技術(shù)為設(shè)計(jì)者提供了一種在TSV數(shù)量和總互連線線長(zhǎng)折中的設(shè)計(jì)方案。本專利技術(shù)的附加方面和優(yōu)點(diǎn)將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本專利技術(shù)的實(shí)踐了解到。 附圖說明本專利技術(shù)的上述和/或附加的方面和優(yōu)點(diǎn)從結(jié)合下面附圖對(duì)實(shí)施例的描述中將變得明顯和容易理解，其中圖I為傳統(tǒng)的CPU時(shí)鐘端點(diǎn)的分布特點(diǎn)圖；圖2為3D時(shí)鐘樹結(jié)構(gòu)及缺陷引入示意圖；圖3為根據(jù)本專利技術(shù)實(shí)施例的針對(duì)TSV互聯(lián)的三維集成電路時(shí)鐘拓?fù)浣Y(jié)構(gòu)產(chǎn)生方法的流程圖；圖4為根據(jù)本專利技術(shù)實(shí)施例的基于密度的簡(jiǎn)化歸類算法流程圖；圖5為根據(jù)本專利技術(shù)實(shí)施例的基于密度的簡(jiǎn)化歸類算法例子說明圖；圖6 (a)和圖6 (b)為根據(jù)本專利技術(shù)實(shí)施例的對(duì)歸類的大密度區(qū)進(jìn)行建樹的例子說明圖；圖I為根據(jù)本專利技術(shù)實(shí)施例的建立整個(gè)3D時(shí)鐘樹拓?fù)浣Y(jié)構(gòu)流程圖；圖8為根據(jù)本專利技術(shù)實(shí)施例的歸類算法對(duì)于TSV密度分布的影響；圖9為根據(jù)本專利技術(shù)本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種針對(duì)TSV互連的三維集成電路時(shí)鐘拓?fù)浣Y(jié)構(gòu)產(chǎn)生方法，包括如下步驟：輸入三維集成電路的時(shí)鐘端點(diǎn)、時(shí)鐘源、緩沖器庫和穿透硅通孔TSV信息；對(duì)每一層上的所述時(shí)鐘端點(diǎn)采用歸類算法圈出大密度區(qū)域，并對(duì)每層上圈出的所述大密度區(qū)域逐次地按照自底向上的方式建立子樹；將所有層上未歸類的所述時(shí)鐘端點(diǎn)及各個(gè)歸類區(qū)域已建立的時(shí)鐘樹根節(jié)點(diǎn)映射到2D平面上；利用筒分解建立最近鄰居圖的方法尋找每個(gè)節(jié)點(diǎn)的最近鄰居點(diǎn)，根據(jù)距離最近原則進(jìn)行兩兩配對(duì)以生成父親節(jié)點(diǎn)；以及判斷是否還有未配對(duì)的所述節(jié)點(diǎn)，如果沒有，則自上而下插入所述緩沖器庫和所述TSV信息，以生成3D時(shí)鐘樹拓?fù)浣Y(jié)構(gòu)。

【技術(shù)特征摘要】

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：劉武龍，杜海瀟，汪玉，楊華中，權(quán)進(jìn)國，
申請(qǐng)(專利權(quán))人：清華大學(xué)，
類型：發(fā)明
國別省市：