一種本振時鐘頻率平移電路制造技術

一種本振時鐘頻率平移電路包括：運算電路，根據本振時鐘頻率fLO、本振倍頻時鐘的倍頻比K以及本振時鐘頻率平移量Δf計算出兩組N位基本分頻比控制碼A0、A1和兩組M位基本分頻比比例關系控制碼B0、B1；該電路包括N位二選一多路選擇器，選擇所述的兩組N位基本分頻比控制碼中的一組作為基本可編程分頻器的分頻比控制碼；該電路包括M位二選一多路選擇器，選擇所述的兩組M位基本分頻比例關系控制碼中的一組作為比例控制可編程分頻器的分頻比控制碼；該電路包括基本可編程分頻器對輸入時鐘CLK_IN進行分頻，得到頻率平移后的時鐘CLK_OUT；該電路還包括比例控制可編程分頻器對基本可編程分頻器的輸出時鐘進行分頻；以及D觸發器，該D觸發器的反向輸出端連接到D輸入端形成二分頻電路，對比例控制可編程分頻器的輸出時鐘進行二分頻，得到N位二選一多路選擇器和M位二選一多路選擇器的選擇控制信號。

【技術實現步驟摘要】

本專利技術主要涉及到收音機系統中的頻率顯示設計領域，特指一種本振時鐘頻率平移電路。
技術介紹
在收音機系統中，通常需要對正在收聽的頻率進行顯示。對于收聽頻率的顯示可分為機械顯示和電子顯示兩種，目前應用得比較多的是電子顯示。參照圖1，對于電子顯示的收音機系統中，其頻率顯示可以由專門的顯示芯片完成，只需要將混頻器本振信號y(t)輸出到頻率顯示芯片中即可。這種顯示芯片主要包括頻率補償和顯示驅動兩部分，其中頻率補償的主要作用為補償中頻頻率差，而補償的頻率差通常僅有常用的幾種中頻頻率，對于一些采用特殊中頻頻率的收音機系統，則顯示芯片不能正確顯示收聽頻率。這就需要一種簡單的本振時鐘頻率平移電路，將本振頻率平移為常用的幾種中頻頻率的本振時鐘頻 率，從而可以采用頻率顯示芯片進行正確顯示。
技術實現思路
一種本振時鐘頻率平移電路包括運算電路，根據本振時鐘頻率fM、本振倍頻時鐘的倍頻比K以及本振時鐘頻率平移量Af計算出兩組N位基本分頻比控制碼A0、A1和兩組M位基本分頻比比例關系控制碼B0、B1。該電路包括N位二選一多路選擇器，選擇所述的兩組N位基本分頻比控制碼中的一組作為基本可編程分頻器的分頻比控制碼。該電路包括M位二選一多路選擇器，選擇所述的兩組M位基本分頻比比例關系控制碼中的一組作為比例控制可編程分頻器的分頻比控制碼。該電路包括基本可編程分頻器，其分頻器控制碼的寬度為N位，并根據所述的N位二選一多路選擇器選擇的分頻比控制碼對輸入時鐘CLK_IN進行分頻，得到頻率平移后的時鐘CLK_0UT。該電路還包括比例控制可編程分頻器，其分頻比控制碼的寬度為M位，并根據所述的M位二選一多路選擇器選擇的分頻比控制碼對基本可編程分頻器的輸出時鐘進行分頻，以及D觸發器，該D觸發器的反向輸出端連接到D輸入端形成二分頻電路，對比例控制可編程分頻器的輸出時鐘進行二分頻，將二分頻后的輸出信號作為N位二選一多路選擇器和M位二選一多路選擇器的選擇控制信號。 從下面的附圖和描述中將明白本專利技術的優點和其它特征。附圖說明圖I是收音機系統中收聽頻率顯示示意 圖2是本振時鐘頻率平移電路；具體實施例方式以下將結合附圖與具體實施對本專利技術作進一步說明。在實際的應用中，整個收音機系統的中頻為固定不變的，所以需要平移的頻率差Af也為固定值。本振時鐘是由高頻的時鐘源分頻得到的，所以其中的輸入時鐘CLK_IN的頻率也為固定的K倍本振時鐘頻率。所以運算電路的輸入中僅有本振時鐘頻率隨著收聽頻率的變化在實時變化。對于運算電路的硬件實現方式可以由固定的數字電路完成，在基于DSP的收音機系統中通常存在MCU，所以也可以在MCU中用一段固定的程序實現。對于運算電路的具體算法也可以多種多樣，以下將結合一種簡單的算法來說明本振頻率平移電路的工作原理。 首先分析運算電路的公式KfL0/(fLQ 土 Af) = (AO B0+A1 B1)/(B0+B1)，等式 I 將等式I進行變換可以得到權利要求1.一種本振時鐘頻率平移電路，包括 運算電路，根據本振時鐘頻率(/U、本振倍頻時鐘的倍頻比(K)以及本振時鐘頻率平移量(Λ/)計算出兩組N位基本分頻比控制碼(Α0、Α1)和兩組M位基本分頻比比例關系控制碼(Β0、Β1)； N位二選一多路選擇器，選擇所述的兩組N位基本分頻比控制碼中的一組作為基本可編程分頻器的分頻比控制碼； M位二選一多路選擇器，選擇所述的兩組M位基本分頻比比例關系控制碼中的一組作為比例控制可編程分頻器的分頻比控制碼； 基本可編程分頻器，其分頻器控制碼的寬度為N位，并根據所述的N位二選一多路選擇器選擇的分頻比控制碼對輸入時鐘(CLK_IN)進行分頻，得到頻率平移后的時鐘(CLK_OUT)； 比例控制可編程分頻器，其分頻比控制碼的寬度為M位，并根據所述的M位二選一多路選擇器選擇的分頻比控制碼對基本可編程分頻器的輸出時鐘進行分頻； D觸發器，該D觸發器的反向輸出端連接到D輸入端形成二分頻電路，對比例控制可編程分頻器的輸出時鐘進行二分頻，將二分頻后的輸出信號作為N位二選一多路選擇器和M位二選一多路選擇器的選擇控制信號。2.如權利要求I所述的本振時鐘頻率平移電路，其中所述的運算電路的運算結果滿足以下的等式Mlfjo/ (Jw 土Δ/) = (AOWO + J1051)/ (50 + 51)。3.如權利要求I所述的本振時鐘頻率平移電路，其中所述的基本可編程分頻器與比例控制可編程分頻器為任何結構的可編程分頻器。4.如權利要求I所述的本振時鐘頻率平移電路，其中所述的基本可編程分頻器的輸入時鐘的頻率為本振時鐘頻率的K倍。5.如權利要求I所述的本振時鐘頻率平移電路，其中所述的本振時鐘倍頻比K〈2N。6.如權利要求I所述的本振時鐘頻率平移電路，其中所述的基本可編程分頻器的輸入時鐘為方波信號。7.如權利要求I所述的本振時鐘頻率平移電路，其中所述的N位二選一多路選擇器和M位二選一多路選擇器的選擇控制端可以為D觸發器的正向輸出端，也可以為D觸發器的反向輸出端。全文摘要一種本振時鐘頻率平移電路包括運算電路，根據本振時鐘頻率fLO、本振倍頻時鐘的倍頻比K以及本振時鐘頻率平移量Δf計算出兩組N位基本分頻比控制碼A0、A1和兩組M位基本分頻比比例關系控制碼B0、B1；該電路包括N位二選一多路選擇器，選擇所述的兩組N位基本分頻比控制碼中的一組作為基本可編程分頻器的分頻比控制碼；該電路包括M位二選一多路選擇器，選擇所述的兩組M位基本分頻比例關系控制碼中的一組作為比例控制可編程分頻器的分頻比控制碼；該電路包括基本可編程分頻器對輸入時鐘CLK_IN進行分頻，得到頻率平移后的時鐘CLK_OUT；該電路還包括比例控制可編程分頻器對基本可編程分頻器的輸出時鐘進行分頻；以及D觸發器，該D觸發器的反向輸出端連接到D輸入端形成二分頻電路，對比例控制可編程分頻器的輸出時鐘進行二分頻，得到N位二選一多路選擇器和M位二選一多路選擇器的選擇控制信號。文檔編號H03K23/40GK102916690SQ20121043371公開日2013年2月6日 申請日期2012年11月2日 優先權日2012年11月2日專利技術者李俊豐 申請人:長沙景嘉微電子股份有限公司本文檔來自技高網...

【技術保護點】
一種本振時鐘頻率平移電路，包括：運算電路，根據本振時鐘頻率（fLO）、本振倍頻時鐘的倍頻比（K）以及本振時鐘頻率平移量（Δf）計算出兩組N位基本分頻比控制碼（A0、A1）和兩組M位基本分頻比比例關系控制碼（B0、B1）；N位二選一多路選擇器，選擇所述的兩組N位基本分頻比控制碼中的一組作為基本可編程分頻器的分頻比控制碼；M位二選一多路選擇器，選擇所述的兩組M位基本分頻比比例關系控制碼中的一組作為比例控制可編程分頻器的分頻比控制碼；基本可編程分頻器，其分頻器控制碼的寬度為N位，并根據所述的N位二選一多路選擇器選擇的分頻比控制碼對輸入時鐘（CLK_IN）進行分頻，得到頻率平移后的時鐘（CLK_OUT）；比例控制可編程分頻器，其分頻比控制碼的寬度為M位，并根據所述的M位二選一多路選擇器選擇的分頻比控制碼對基本可編程分頻器的輸出時鐘進行分頻；D觸發器，該D觸發器的反向輸出端連接到D輸入端形成二分頻電路，對比例控制可編程分頻器的輸出時鐘進行二分頻，將二分頻后的輸出信號作為N位二選一多路選擇器和M位二選一多路選擇器的選擇控制信號。

【技術特征摘要】

【專利技術屬性】
技術研發人員：李俊豐，
申請(專利權)人：長沙景嘉微電子股份有限公司，
類型：發明
國別省市：