一種空間遙感相機(jī)信號(hào)處理電路制造技術(shù)

一種空間遙感相機(jī)信號(hào)處理電路，包括1片放大器芯片、1片AD模數(shù)轉(zhuǎn)換芯片、1片F(xiàn)PGA芯片以及相應(yīng)的電阻和電容。本信號(hào)處理電路通過放大器芯片對(duì)輸入端CCD模擬信號(hào)進(jìn)行濾波、放大、隔直處理后輸出到AD模數(shù)轉(zhuǎn)換芯片，AD模數(shù)轉(zhuǎn)換芯片對(duì)該CCD模擬信號(hào)進(jìn)行模擬-數(shù)字量轉(zhuǎn)化，量化后數(shù)字信號(hào)采用LVDS數(shù)據(jù)傳輸方式輸入到FPGA芯片進(jìn)行后續(xù)處理，由FPGA輸出處理后的數(shù)據(jù)。根據(jù)實(shí)際需要通過增加芯片的數(shù)量，可以實(shí)現(xiàn)同時(shí)處理多路CCD模擬信號(hào)輸入的情況。采用本實(shí)用新型專利技術(shù)信號(hào)處理電路可以大幅提高相機(jī)電路系統(tǒng)的可靠性，數(shù)據(jù)傳輸具有高抗干擾能力。（*該技術(shù)在2022年保護(hù)過期，可自由使用*）

【技術(shù)實(shí)現(xiàn)步驟摘要】

本技術(shù)涉及一種空間相機(jī)的信號(hào)處理電路。
技術(shù)介紹
目前，航天遙感相機(jī)工作空間軌道高度較高，壽命長，相應(yīng)的航天遙感相機(jī)信號(hào)處理電路的AD器件數(shù)據(jù)輸出采用單線傳輸方式，并行輸出AD量化數(shù)據(jù)，相應(yīng)數(shù)據(jù)傳輸?shù)倪B線較多，傳輸可靠性較低，需要使用的接收數(shù)據(jù)的器件數(shù)量或接收數(shù)據(jù)使用的FPGA芯片管腳數(shù)量較多，影響了信號(hào)傳輸?shù)目煽啃浴Ａ硗猓?dāng)前使用的部分器件數(shù)據(jù)傳輸因使用單端傳輸方式，傳輸頻率較低，使后續(xù)數(shù)據(jù)處理時(shí)間相對(duì)較長，圖像響應(yīng)時(shí)間相對(duì)較長。
技術(shù)實(shí)現(xiàn)思路
本技術(shù)的技術(shù)解決問題是克服現(xiàn)有技術(shù)的不足，提供了一種空間遙感相機(jī)信號(hào)處理電路，可以提高航天遙感相機(jī)信號(hào)處理的可靠性。本技術(shù)的技術(shù)解決方案是一種空間遙感相機(jī)信號(hào)處理電路，包括I片放大器芯片、I片AD模數(shù)轉(zhuǎn)換芯片、I片F(xiàn)PGA芯片、電阻Rl R23以及電容Cl C3，外部模擬信號(hào)輸入端CCDIN同時(shí)與電阻Rl的一端以及電阻R2的一端相連，電阻Rl的另一端同時(shí)與電容CI的一端以及放大器芯片的IN+相連，電阻R2的另一端與電容CI的另一端同時(shí)接地；電阻R3串接在放大器芯片的模擬輸入端IN-與地之間，電阻R4串接在放大器芯片的模擬輸入端IN-與模擬輸出端OUT之間；電阻R5的一端與放大器芯片的模擬輸出端OUT相連，電阻R5的另一端同時(shí)與電容C2的一端以及電阻R6的一端相連，電容C2的另一端接AD模數(shù)轉(zhuǎn)換芯片的OSl-端，AD模數(shù)轉(zhuǎn)換芯片的OSl+端接電容C3的一端，電容C3的另一端和電阻R6的另一端同時(shí)接地；電阻R7串接在AD模數(shù)轉(zhuǎn)換芯片的亜及端與FPGA芯片的1012_LVTTL端之間，電阻R8串接在AD模數(shù)轉(zhuǎn)換芯片的SCLK端與FPGA芯片的I011_LVTTL端之間，電阻R9串接在AD模數(shù)轉(zhuǎn)換芯片的SDI端與FPGA芯片的I010_LVTTL端之間，電阻RlO串接在AD模數(shù)轉(zhuǎn)換芯片的SDO端與FPGA芯片的I09_LVTTL端之間；AD模數(shù)轉(zhuǎn)換芯片的INCLK+端與FPGA芯片的I014_LVDS端相連，AD模數(shù)轉(zhuǎn)換芯片的INCLK-端與FPGA芯片的I013_LVDS端相連，電阻R23串接在AD模數(shù)轉(zhuǎn)換芯片的INCLK+端與INCLK-端之間；電阻Rll串接在AD模數(shù)轉(zhuǎn)換芯片的TXFRM+端與FPGA芯片的I01_LVDS端之間，電阻R12串接在AD模數(shù)轉(zhuǎn)換芯片的TXFRM-端與FPGA芯片的I02_LVDS端之間，電阻R13串接在AD模數(shù)轉(zhuǎn)換芯片的TXOUTO+端與FPGA芯片的I03_LVDS端之間，電阻R14串接在AD模數(shù)轉(zhuǎn)換芯片的TXOUTO-端與FPGA芯片的I04_LVDS端之間，電阻R15串接在AD模數(shù)轉(zhuǎn)換芯片的TXOUTl+端與FPGA芯片的I05_LVDS端之間，電阻R16串接在AD模數(shù)轉(zhuǎn)換芯片的TXOUTl-端與FPGA芯片的I06_LVDS端之間，電阻R17串接在AD模數(shù)轉(zhuǎn)換芯片的TXCLK+端與FPGA芯片的107_LVDS端之間，電阻R18串接在AD模數(shù)轉(zhuǎn)換芯片的TXCLK-端與FPGA芯片的I08_LVDS端之間；FPGA芯片的I01_LVDS端與I02_LVDS端之間串接電阻R19，F(xiàn)PGA芯片的I03_LVDS端與104_LVDS端之間串接電阻R20，F(xiàn)PGA芯片的105_LVDS端與106_LVDS端之間串接電阻R21，F(xiàn)PGA芯片的I07_LVDS端與I08_LVDS端之間串接電阻R22 ；FPGA芯片F(xiàn)PGA通過數(shù)據(jù)輸出管腳輸出最終數(shù)據(jù)。所述的FPGA芯片支持LVTTL及LVDS數(shù)據(jù)格式。所述的AD模數(shù)轉(zhuǎn)換芯片支持串口控制LVTTL傳輸格式以及輸入和輸出量化LVDS傳輸格式。所述電阻Rl的阻值與電阻R5的阻值相等。所述電阻R3的阻值與電阻R4的阻值相等。所述電阻R7的阻值、電阻R8的阻值、電阻R9的阻值、電阻RlO的阻值、電阻Rll的阻值、電阻R12的阻值、電阻R13的阻值、電阻R14的阻值、電阻R15的阻值、電阻R16的阻值、電阻R17的阻值和電阻R18的阻值相等。所述電阻R19的阻值、電阻R20的阻值、電阻R21的阻值、電阻R22的阻值和電阻R23的阻值相等。本技術(shù)與現(xiàn)有技術(shù)相比的優(yōu)點(diǎn)在于在電路設(shè)計(jì)上，本技術(shù)中的AD器件數(shù)據(jù)輸出采用LVDS數(shù)據(jù)抗干擾傳輸方式，避免了以前設(shè)計(jì)采用單線傳輸方式易受到干擾 的問題，增強(qiáng)了信號(hào)處理電路的傳輸可靠性；電路采用LVDS進(jìn)行數(shù)據(jù)傳輸可支持更高頻率的數(shù)據(jù)傳輸，減少了數(shù)據(jù)處理時(shí)間及圖像響應(yīng)時(shí)間；同時(shí)AD模數(shù)轉(zhuǎn)換芯片有效量化位數(shù)為14bit，提高了圖像精度；AD模數(shù)轉(zhuǎn)換器件數(shù)據(jù)輸出采用串行輸出方式，減少了數(shù)據(jù)傳輸連線，提高了傳輸可靠性，需要使用的數(shù)據(jù)接收器件數(shù)量相應(yīng)減少。附圖說明圖I為本技術(shù)的信號(hào)處理電路的原理圖。具體實(shí)施方式如圖I所示，為本技術(shù)空間遙感相機(jī)信號(hào)處理電路的原理圖。模擬輸入端(XDIN輸入由(XD陣列器件產(chǎn)生的模擬信號(hào)，模擬信號(hào)輸入電平峰-峰值(Vp-p)為OV 2V，CXDIN與AGND (模擬地)間串接的電阻R2為模擬阻抗匹配電阻，以保證放大器芯片的模擬輸入端與信號(hào)接收端阻抗一致。放大器芯片的模擬輸入的信號(hào)正端IN+與AGND間串接電容Cl，該電容為模擬信號(hào)濾波電容，該電容與放大器芯片模擬輸入的信號(hào)正端IN+與模擬輸入端CXDIN間串接的電阻Rl構(gòu)成RC低通濾波，調(diào)節(jié)電阻Rl的阻值與電容Cl的容值可濾除輸入的不同范圍的高頻噪聲。放大器芯片的模擬輸出端OUT與放大器芯片的模擬輸入負(fù)端IN-間串接電阻R4、與放大器芯片模擬輸入負(fù)端IN-與AGND間串接電阻R3共同構(gòu)成放大器芯片的負(fù)反饋鏈路。調(diào)節(jié)R3和R4的阻值，可以控制放大器芯片的模擬輸出端OUT信號(hào)幅值與模擬輸入的信號(hào)負(fù)端IN+模擬信號(hào)幅值的比例。公式為= 1 + 本技術(shù)中選擇R3與R4阻Vin R3值一致，則放大器芯片的模擬輸出端OUT信號(hào)幅值為模擬輸入的信號(hào)負(fù)端IN-模擬信號(hào)幅值的2倍，即模擬信號(hào)電平峰-峰值(Vp-p)為OV 4V。放大器芯片模擬輸出端OUT串接電阻R5，該電阻為模擬輸出限流保護(hù)電阻，該電阻保證在控制信號(hào)異常，產(chǎn)生過大電流導(dǎo)致電源輸出過大電流的情況下，對(duì)放大器芯片進(jìn)行保護(hù)。電阻R5還具有調(diào)節(jié)輸出信號(hào)電壓的作用，調(diào)節(jié)R5與R6的阻值，可以對(duì)輸出信號(hào)電壓進(jìn)行調(diào)節(jié)。本技術(shù)中選擇電阻R5的阻值與電阻R6的阻值相同，則電阻R5與電阻R6公共端處的模擬信號(hào)電平幅值是放大器芯片模擬輸出端OUT模擬信號(hào)電平幅值的1/2，即模擬信號(hào)電平峰-峰值(Vp-p)為OV 2V。AD模數(shù)轉(zhuǎn)換芯片的模擬輸入負(fù)端OSl-與電阻R5間串接電容C2，該電容為隔直電容，作用是將207處模擬信號(hào)中的直流電平部分去除，使輸入到AD模數(shù)轉(zhuǎn)換芯片的模擬輸入負(fù)端OSl-的模擬量為交流信號(hào)量，由AD模數(shù)轉(zhuǎn)換芯片內(nèi)部重新配置建立直流電平分量電壓值。AD模數(shù)轉(zhuǎn)換芯片的模擬輸入負(fù)端OSl-的模擬信號(hào)電平峰-峰值(Vp-p)為OV 2V0AD模數(shù)轉(zhuǎn)換芯片的模擬輸入正端OSl+與AGND間串接電容C3，電容C3為旁路電容，濾除OSl+的噪聲。AD模數(shù)轉(zhuǎn)換芯片的INCLK+通過電阻R23與INCLK-端連接，這兩個(gè)管腳為差分接收管腳，需要并聯(lián)電阻接收差分信號(hào)。AD模數(shù)轉(zhuǎn)換芯片的4個(gè)配置寄存器數(shù)字控制信號(hào)SEN、本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種空間遙感相機(jī)信號(hào)處理電路，其特征在于包括：1片放大器芯片、1片AD模數(shù)轉(zhuǎn)換芯片、1片F(xiàn)PGA芯片、電阻R1～R23以及電容C1～C3，外部模擬信號(hào)輸入端CCDIN同時(shí)與電阻R1的一端以及電阻R2的一端相連，電阻R1的另一端同時(shí)與電容C1的一端以及放大器芯片的IN+相連，電阻R2的另一端與電容C1的另一端同時(shí)接地；電阻R3串接在放大器芯片的模擬輸入端IN？與地之間，電阻R4串接在放大器芯片的模擬輸入端IN？與模擬輸出端OUT之間；電阻R5的一端與放大器芯片的模擬輸出端OUT相連，電阻R5的另一端同時(shí)與電容C2的一端以及電阻R6的一端相連，電容C2的另一端接AD模數(shù)轉(zhuǎn)換芯片的OS1？端，AD模數(shù)轉(zhuǎn)換芯片的OS1+端接電容C3的一端，電容C3的另一端和電阻R6的另一端同時(shí)接地；電阻R7串接在AD模數(shù)轉(zhuǎn)換芯片的端與FPGA芯片的IO12_LVTTL端之間，電阻R8串接在AD模數(shù)轉(zhuǎn)換芯片的SCLK端與FPGA芯片的IO11_LVTTL端之間，電阻R9串接在AD模數(shù)轉(zhuǎn)換芯片的SDI端與FPGA芯片的IO10_LVTTL端之間，電阻R10串接在AD模數(shù)轉(zhuǎn)換芯片的SDO端與FPGA芯片的IO9_LVTTL端之間；AD模數(shù)轉(zhuǎn)換芯片的INCLK+端與FPGA芯片的IO14_LVDS端相連，AD模數(shù)轉(zhuǎn)換芯片的INCLK？端與FPGA芯片的IO13_LVDS端相連，電阻R23串接在AD模數(shù)轉(zhuǎn)換芯片的INCLK+端與INCLK？端之間；電阻R11串接在AD模數(shù)轉(zhuǎn)換芯片的TXFRM+端與FPGA芯片的IO1_LVDS端之間，電阻R12串接在AD模數(shù)轉(zhuǎn)換芯片的TXFRM？端與FPGA芯片的IO2_LVDS端之間，電阻R13串接在AD模數(shù)轉(zhuǎn)換芯片的TXOUT0+端與FPGA芯片的IO3_LVDS端之間，電阻R14串接在AD模數(shù)轉(zhuǎn)換芯片的TXOUT0？端與FPGA芯片的IO4_LVDS端之間，電阻R15串接在AD模數(shù)轉(zhuǎn)換芯片的TXOUT1+端與FPGA芯片的IO5_LVDS端之間，電阻R16串接在AD模數(shù)轉(zhuǎn)換芯片的TXOUT1？端與FPGA芯片的IO6_LVDS端之間，電阻R17串接在AD模數(shù)轉(zhuǎn)換芯片的TXCLK+端與FPGA芯片的IO7_LVDS端之間，電阻R18串接在AD模數(shù)轉(zhuǎn)換芯片的TXCLK？端與 FPGA芯片的IO8_LVDS端之間；FPGA芯片的IO1_LVDS端與IO2_LVDS端之間串接電阻R19，F(xiàn)PGA芯片的IO3_LVDS端與IO4_LVDS端之間串接電阻R20，F(xiàn)PGA芯片的IO5_LVDS端與IO6_LVDS端之間串接電阻R21，F(xiàn)PGA芯片的IO7_LVDS端與IO8_LVDS端之間串接電阻R22；FPGA芯片F(xiàn)PGA通過數(shù)據(jù)輸出管腳輸出最終數(shù)據(jù)。FSA00000738910200011.tif...

【技術(shù)特征摘要】

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：蘇蕾，賀強(qiáng)民，于雙江，
申請(qǐng)(專利權(quán))人：北京空間機(jī)電研究所，
類型：實(shí)用新型
國別省市：