【技術(shù)實(shí)現(xiàn)步驟摘要】
本專利技術(shù)涉及光通信中的分組傳送網(wǎng)絡(luò)，特別是涉及一種分組傳送網(wǎng)絡(luò)中的系統(tǒng)頻率同步裝置及方法。
技術(shù)介紹
隨著越來越多業(yè)務(wù)的IP (Internet Protocol,網(wǎng)絡(luò)之間互連的協(xié)議)化,在視頻業(yè)務(wù)、多媒體業(yè)務(wù)、傳統(tǒng)業(yè)務(wù)共同發(fā)展的多業(yè)務(wù)信息時(shí)代，高速、大容量的數(shù)字信息高速公路正在建設(shè)之中，并影響改變著我們的生活方式。分組傳送網(wǎng)絡(luò)是以分組為核心的傳送網(wǎng)絡(luò)，支持多業(yè)務(wù)傳送的平臺(tái)。新的業(yè)務(wù)對網(wǎng)絡(luò)的同步性能提出了高要求，另外在通信網(wǎng)絡(luò)由電路交換向分組交換網(wǎng)發(fā)展的過程中，對傳統(tǒng)TDM (Time Division Multiplex,時(shí)分復(fù)用)業(yè)務(wù)的兼容及網(wǎng)絡(luò)之間的互連互通都需分組網(wǎng)絡(luò)提供高性能的同步。如何通過TDM、以太網(wǎng) 鏈路傳送頻率同步信號(hào)，實(shí)現(xiàn)時(shí)鐘同步是通信系統(tǒng)網(wǎng)絡(luò)可靠工作的保障。頻率同步指兩個(gè)或兩個(gè)以上信號(hào)在相對應(yīng)的有效瞬間，其頻率差保持在約定的允許范圍之內(nèi)。同步以太網(wǎng)是通過以太網(wǎng)的物理層來傳遞時(shí)鐘的，即利用比特流來傳遞和提取/恢復(fù)時(shí)鐘信號(hào)，與傳統(tǒng)的SDH (Synchronous Digital Hierarchy,同步數(shù)字系列)/Η)Η(Plesiochronous Digital Hierarchy,準(zhǔn)同步數(shù)字系列)利用鎖相環(huán)恢復(fù)時(shí)鐘類似。由于與上層協(xié)議無關(guān)，不受網(wǎng)絡(luò)負(fù)載的影響，因而可以提供更高的時(shí)鐘精度。同步以太網(wǎng)只能支持頻率信號(hào)的傳送，不支持時(shí)間信號(hào)的傳送，能從FE (Fast Ethernet，快速以太網(wǎng))接口、GE (Gigabit Ethernet，千兆以太網(wǎng))接口恢復(fù)時(shí)鐘信號(hào)。隨著分組數(shù)據(jù)傳送技術(shù)的進(jìn)步，數(shù)據(jù)業(yè)務(wù)包的快速轉(zhuǎn)發(fā)與平滑過渡對頻率同...
【技術(shù)保護(hù)點(diǎn)】
一種分組傳送網(wǎng)絡(luò)中的系統(tǒng)頻率同步裝置，包括微機(jī)處理器、FPGA處理模塊、時(shí)鐘綜合電路、分組傳送網(wǎng)業(yè)務(wù)盤，其特征在于：還包括外時(shí)鐘輸入電路、鎖相環(huán)電路、同步狀態(tài)字節(jié)提取模塊、同步狀態(tài)字節(jié)產(chǎn)生模塊、時(shí)鐘分配電路、HDB3編碼模塊和外時(shí)鐘輸出電路，其中，微機(jī)處理器分別與FPGA處理模塊、時(shí)鐘綜合電路、同步狀態(tài)字節(jié)產(chǎn)生模塊相連，F(xiàn)PGA處理模塊還分別與同步狀態(tài)字節(jié)提取模塊、鎖相環(huán)電路、外時(shí)鐘輸入電路、分組傳送網(wǎng)業(yè)務(wù)盤、時(shí)鐘綜合電路相連，鎖相環(huán)電路還分別與外時(shí)鐘輸入電路、同步狀態(tài)字節(jié)提取模塊相連，同步狀態(tài)字節(jié)產(chǎn)生模塊分別與同步狀態(tài)字節(jié)提取模塊、HDB3編碼模塊相連，時(shí)鐘綜合電路還分別與時(shí)鐘分配電路、HDB3編碼模塊、外時(shí)鐘輸出電路相連，HDB3編碼模塊還與外時(shí)鐘輸出電路相連，外時(shí)鐘輸入電路用于進(jìn)行外時(shí)鐘信號(hào)的輸入信號(hào)的電平阻抗匹配處理，輸出HDB3/Hz信號(hào)給鎖相環(huán)電路和FPGA處理模塊；鎖相環(huán)電路具有鑒相功能，通過鑒相、HDB3編解碼處理和時(shí)鐘質(zhì)量等級的處理，從外時(shí)鐘輸入電路輸出的HDB3/Hz信號(hào)中提取HDB3時(shí)鐘；同步狀態(tài)字節(jié)提取模塊用于從鎖相環(huán)電路輸出的信號(hào)中提取同步狀態(tài)字節(jié)，送入到FP...
【技術(shù)特征摘要】
1.一種分組傳送網(wǎng)絡(luò)中的系統(tǒng)頻率同步裝置，包括微機(jī)處理器、FPGA處理模塊、時(shí)鐘綜合電路、分組傳送網(wǎng)業(yè)務(wù)盤，其特征在于還包括外時(shí)鐘輸入電路、鎖相環(huán)電路、同步狀態(tài)字節(jié)提取模塊、同步狀態(tài)字節(jié)產(chǎn)生模塊、時(shí)鐘分配電路、HDB3編碼模塊和外時(shí)鐘輸出電路，其中，微機(jī)處理器分別與FPGA處理模塊、時(shí)鐘綜合電路、同步狀態(tài)字節(jié)產(chǎn)生模塊相連，F(xiàn)PGA處理模塊還分別與同步狀態(tài)字節(jié)提取模塊、鎖相環(huán)電路、外時(shí)鐘輸入電路、分組傳送網(wǎng)業(yè)務(wù)盤、時(shí)鐘綜合電路相連，鎖相環(huán)電路還分別與外時(shí)鐘輸入電路、同步狀態(tài)字節(jié)提取模塊相連，同步狀態(tài)字節(jié)產(chǎn)生模塊分別與同步狀態(tài)字節(jié)提取模塊、HDB3編碼模塊相連，時(shí)鐘綜合電路還分別與時(shí)鐘分配電路、HDB3編碼模塊、外時(shí)鐘輸出電路相連，HDB3編碼模塊還與外時(shí)鐘輸出電路相連， 外時(shí)鐘輸入電路用于進(jìn)行外時(shí)鐘信號(hào)的輸入信號(hào)的電平阻抗匹配處理，輸出HDB3/Hz信號(hào)給鎖相環(huán)電路和FPGA處理模塊； 鎖相環(huán)電路具有鑒相功能，通過鑒相、HDB3編解碼處理和時(shí)鐘質(zhì)量等級的處理，從外時(shí)鐘輸入電路輸出的HDB3/HZ信號(hào)中提取HDB3時(shí)鐘； 同步狀態(tài)字節(jié)提取模塊用于從鎖相環(huán)電路輸出的信號(hào)中提取同步狀態(tài)字節(jié)，送入到FPGA處理模塊； FPGA處理模塊進(jìn)行HDB3/HZ的編碼及解碼，使用計(jì)數(shù)器分頻或者鎖相環(huán)分頻，將線路參考源分頻為時(shí)鐘綜合電路所需要的輸入?yún)⒖荚矗? 時(shí)鐘綜合電路以FPGA處理模塊輸入的參考源頻率為基準(zhǔn)，輸出滿足以太網(wǎng)要求的頻率； 微機(jī)處理器的CPU產(chǎn)生同步狀態(tài)字節(jié)，對同步狀態(tài)字節(jié)進(jìn)行封裝及解封裝；對提取的同步狀態(tài)字節(jié)進(jìn)行處理，同時(shí)進(jìn)行收發(fā)SSM信號(hào)的控制，并對FPGA處理模塊及時(shí)鐘綜合電路進(jìn)行訪問控制和讀寫操作； 同步狀態(tài)字節(jié)產(chǎn)生模塊用于結(jié)合微機(jī)處理器產(chǎn)生同步狀態(tài)字節(jié)； 分組傳送網(wǎng)業(yè)務(wù)盤用于接入并處理GE信號(hào)、FE信號(hào)，并鎖定系統(tǒng)內(nèi)的2M信號(hào)，輸出2M恢復(fù)時(shí)鐘； 時(shí)鐘分配電路用于對時(shí)鐘綜合電路輸出的時(shí)鐘信號(hào)進(jìn)行分配； HDB3編碼模塊用于對同步狀態(tài)字節(jié)產(chǎn)生模塊、時(shí)鐘綜合電路輸出的信號(hào)進(jìn)行HDB3編碼，并將經(jīng)過HDB3編碼的信號(hào)送入外時(shí)鐘輸出電路； 外時(shí)鐘輸出電路輸出HDB3/HZ信號(hào)，向外提供2048kHz/2048kbit/s三級時(shí)鐘源，用于連接外部大樓綜合定時(shí)供給系統(tǒng)或者分組傳送網(wǎng)其他設(shè)備的帶外傳送。2.如權(quán)利要求I所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)頻率同步裝置，其特征在于所述鎖相環(huán)電路由壓控振蕩器、低通濾波器、鑒相器兩兩相連構(gòu)成，鑒相器還分別與外時(shí)鐘輸入電路、同步狀態(tài)字節(jié)提取模塊、FPGA處理模塊相連，鑒相器的兩個(gè)輸入信號(hào)間留有一定的相位差，鑒相器用于鑒別輸入信號(hào)與輸出信號(hào)之間的相位差，提供維持鎖定的直流控制電壓，并輸出誤差電壓；低通濾波器濾除誤差電壓中的噪聲和干擾成分，形成壓控振蕩器的控制電壓；壓控振蕩器的輸出振蕩頻率被控制電壓拉向環(huán)路輸入信號(hào)頻率，當(dāng)二者相等時(shí)，環(huán)路被鎖定。3.如權(quán)利要求2所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)頻率同步裝置，其特征在于所述分組傳送網(wǎng)業(yè)務(wù)盤包括分別與FPGA處理模塊相連的第一線路盤、第二線路盤、第一支路盤、第二支路盤、CES仿真盤，第一線路盤和第二線路盤均用于接入并處理GE信號(hào)；第一支路盤和第二支路盤均用于接入并處理FE信號(hào)；CES仿真盤支持32路2M業(yè)務(wù)，用于鎖定系統(tǒng)內(nèi)的2M信號(hào)，輸出2M恢復(fù)時(shí)鐘，在分組傳送網(wǎng)絡(luò)上實(shí)現(xiàn)TDM電路交換數(shù)據(jù)的業(yè)務(wù)透傳。4.如權(quán)利要求3所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)頻率同步裝置，其特征在于所述第一線路盤包括GE業(yè)務(wù)的nl個(gè)端口，提供GE業(yè)務(wù)接入，第二線路盤包括GE業(yè)務(wù)的n2個(gè)端口，提供GE業(yè)務(wù)接入，nl、n2均為f 8之間的正整數(shù)；第一支路盤包括FE業(yè)務(wù)的ml個(gè)端口，提供FE業(yè)務(wù)接入，第二支路盤包括FE業(yè)務(wù)的m2個(gè)端口，提供FE業(yè)務(wù)接入，ml、m2均為f 4之間的正整數(shù)。5.如權(quán)利要求4所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)頻率同步裝置，其特征在于所述FPGA處理模塊包括前級預(yù)選器、優(yōu)先級控制模塊、第一選擇器、第二選擇器、第三選擇器，前級預(yù)選器分別與優(yōu)先級控制模塊、第二選擇器、第三選擇器相連，優(yōu)先級控制模塊還分別與同步狀態(tài)字節(jié)提取模塊、第二選擇器相連，第一選擇器的輸入端分別與外時(shí)鐘輸入電路、鑒相器的輸出端相連，第一選擇器的輸出端分別與第二選擇器、第三選擇器的輸入端相連，CES仿真盤的輸出端也分別與第二選擇器、第三選擇器的輸入端相連，第二選擇器、第三選擇器的輸出端分別與時(shí)鐘綜合電路的輸入端相連； 前級預(yù)選器用于進(jìn)行恢復(fù)時(shí)鐘的初級選擇和信號(hào)丟失的檢測，并送到優(yōu)先級控制模塊； 優(yōu)先級控制模塊用于根據(jù)同步狀態(tài)字節(jié)的內(nèi)容、信號(hào)丟失檢測機(jī)制及軟件配置，進(jìn)行各業(yè)務(wù)端口 LOS信號(hào)優(yōu)先級的控制，實(shí)現(xiàn)系統(tǒng)參考源的優(yōu)先級選擇； 第一選擇器用于處理外時(shí)鐘輸入電路和鎖相環(huán)電路中鑒相器輸出的信號(hào)，進(jìn)行HDB3/Hz編碼的選擇； 第二選擇器接收CES仿真盤輸出的2M恢復(fù)時(shí)鐘，結(jié)合優(yōu)先級控制模塊進(jìn)行系統(tǒng)參考源的選擇，并檢測參考源的信號(hào)工作狀態(tài)是否正常，對參考源進(jìn)行預(yù)處理后送給時(shí)鐘綜合電路，實(shí)現(xiàn)時(shí)鐘平滑切換，同時(shí)給系統(tǒng)內(nèi)的模塊電路提供所需的各類型的參考時(shí)鐘； 第三選擇器接收CES仿真盤輸出的2M恢復(fù)時(shí)鐘，進(jìn)行導(dǎo)出參考源的選擇，并輸出參考源的選擇結(jié)果。6.如權(quán)利要求5所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)頻率同步裝置，其特征在于所述前級預(yù)選器包括同時(shí)分別與第二選擇器輸入端、第三選擇器輸入端相連的第一線路盤Ι/nl選擇器、第二線路盤1/η2選擇器、第一支路盤Ι/ml選擇器、第二支路盤l/m2選擇器。7.如權(quán)利要求6所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)頻率同步裝置，其特征在于所述前級預(yù)選器進(jìn)行恢復(fù)時(shí)鐘的初級選擇流程如下 前級預(yù)選器從第一線路盤東向業(yè)務(wù)的物理層數(shù)據(jù)碼流中提取恢復(fù)時(shí)鐘，然...
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：朱冬艷，章燦輝，許文龍，計(jì)世榮，吳海波，陳墾，
申請(專利權(quán))人：烽火通信科技股份有限公司，
類型：發(fā)明
國別省市：
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