消除接觸孔工藝中橋接的方法技術

一種消除了接觸孔工藝中橋接的方法，提供了包括多步適應性保護薄膜沉積工藝的清潔菜單，在HDP?CVD設備腔室的側壁上形成疊層適應性保護薄膜，疊層適應性保護薄膜具有良好的粘附性、致密性和均勻性，可以保護HDP?CVD設備腔室的側壁，使其不會受到等離子體的傷害，還避免了缺陷顆粒的產生，提高了HDP?CVD工藝的技術良率，消除了接觸孔工藝中的橋接現象。

【技術實現步驟摘要】
本專利技術涉及半導體集成電路制造領域，特別地，涉及一種消除接觸孔工藝中橋接(contact bridge)的方法。
技術介紹
半導體集成電路以摩爾定律所預測的時間表向前推進，器件的特征尺寸向小尺寸結構發展，集成度不斷提高。隨著特征尺寸的不斷細微化，單個芯片的集成度已高達IO8 109，而與此同時，對生產工藝的要求也越來越高，因此，在制造工藝中減少缺陷的尺寸和密度就變得非常關鍵。在尺寸100微米的晶體管上面有一個I微米的灰塵可能不是問題，但是對于一個I微米的晶體管來說會是一個導致器件失效的致命缺陷，所以特別是對化學氣相淀積(CVD)薄膜制程提出了更高的要求。相同的淀積薄膜工藝下同樣尺寸的10個缺陷，對90nm產品良率的影響不到2 %，可是對65nm產品良率的影響卻大于30 %以上。在目前的CVD制程中，由高密度等離子體化學氣相淀積(HDP CVD)制程所帶來的缺陷問題是最嚴重的，例如淺溝槽隔離(STI)介質的HDP CVD制程、作為層間介質層(ILD)的磷硅玻璃(PSG)的HDP CVD制程等。其中，作為ILD的PSG的HDP CVD工藝如果控制不好將會產生塊狀缺陷，引起后續制程的橋接，即=Contact Bridge，造成產品失效，具體參見附圖1-4。附圖I顯示了具有ILD的典型的CMOS結構。襯底10上具有N阱11和P阱12，STI結構13將N阱11和P阱12隔離。NMOS和PMOS的源漏極22，柵極21。由HDP CVD形成的ILD14覆蓋在應變SiN包裹的NMOS和PMOS之上，ILD14中存在缺陷15，缺陷15例如工藝過程中難以預期的玷污顆粒。在形成ILD14之后，經過清洗、化學機械拋光(CMP)，缺陷15被除去，但是，在ILD14中留下了孔洞16，參見附圖2。然后，參見附圖3，通過ILD14，形成多個接觸孔17，以引出電極。接著，參見附圖4，進行導電材料填充，例如是Ti/TiN，在接觸孔17中形成接觸插塞19，但同時在孔洞16中也留下了部分導電材料，從而形成了橋接部件18。由于橋接部件18的存儲，多個接觸插塞17被橋接而短路，造成了電路失效。因此，根據目前半導體制造流程對HDP CVD技術良率提升提出的進一步需求，需要開發一種消除接觸孔工藝中橋接(contact bridge)的方法，以減少HDP CVD工藝沉積過程中產生的缺陷而避免電路失效。
技術實現思路
本專利技術提供一種消除接觸孔工藝中橋接的方法，其中，包括對高密度等離子體化學氣相淀積設備的反應腔室進行清潔，該清潔工藝包括設定清潔菜單，在上述清潔菜單中，在去除反應腔室的腔壁生長的SiO2薄膜后，設置多步的適應性保護薄膜沉積工藝，用以在所述腔壁上形成疊層適應性保護薄膜，該疊層適應性保護薄膜保護所述腔壁，使所述腔壁在高密度等離子體化學氣相淀積工藝中不會受到等離子體的損傷。在本專利技術的方法中，所述適應性保護薄膜的材料為Si02、Si3N4、Si0N中的一種或多種。在本專利技術的方法中，所述疊層適應性保護薄膜為Si02、Si3N4、Si0N薄膜中的一種或多種形成的疊層；優選地，疊層適應性保護薄膜為多層SiO2形成的疊層；更優選地，疊層適應性保護薄膜為多層富硅SiO2形成的疊層，富硅SiO2的折射率大于I. 5，或者，疊層適應性保護薄膜為多層富氧SiO2形成的疊層，富氧SiO2的折射率小于I. 5 ;其中，在多步的適應性保護薄膜形成工藝中，交替改變薄膜沉積的SiH4和O2氣體流量的比值，以獲得不同折射率組分的薄膜覆蓋，提高適應性保護薄膜的致密性。在本專利技術的方法中，在多步的適應性保護薄膜形成工藝中，交替改變薄膜沉積的射頻功率的參數，以提高適應性保護薄膜的均勻性和致密性；優選地，改變的射頻功率參數包括改變等離子體分布濃度和方向。在本專利技術的方法中，還包括在沉積一層或任意多層適應性保護薄膜后，在腔體保養維護時對所述腔室的側壁進行增加粗糙度的擦刮，改善表面性能，提高適應性保護薄膜 的粘附性。本專利技術包括多步適應性保護薄膜沉積工藝的清潔菜單，在HDPCVD設備腔室的側壁上形成疊層適應性保護薄膜，疊層適應性保護薄膜具有良好的粘附性、致密性和均勻性，可以保護HDP CVD設備腔室的側壁，使其不會受到等離子體的傷害，還避免了缺陷顆粒的產生，提高了 HDP CVD工藝的技術良率，消除了接觸孔工藝中的橋接現象。附圖說明圖1-4橋接現象示意圖；圖5-6缺陷產生原因不意圖；圖7本專利技術提供的疊層保護層；圖8本專利技術提供的經過打磨的疊層保護層；圖9-10本專利技術提供的無橋接的半導體器件。具體實施例方式以下，通過附圖中示出的具體實施例來描述本專利技術。但是應該理解，這些描述只是示例性的，而并非要限制本專利技術的范圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本專利技術的概念。本專利技術的實施例涉及使用高密度等離子體化學氣相淀積(HDP CVD)方法進行電介質薄膜沉積后的干法清潔工藝，以實現沉積的晶圓表面完美的顆粒需求，從而提高了 HDPCVD工藝的技術良率，消除了接觸孔工藝中的橋接現象。根據本專利技術，參見附圖9，首先提供半導體襯底10，半導體襯底10上具有N阱11和P阱12，隔離結構13，例如是STI結構，將N阱11和P阱12隔離。在阱區中形成NMOS和PMOS的源漏極22，在襯底10之上形成柵極21。之后，采用應變SiN保形地覆蓋NMOS和PM0S。接著，采用HDP CVD工藝，在應變SiN之上形成層間介質層(ILD) 14，覆蓋NMOS和PMOS區域。接著，形成多個接觸孔17，接觸孔17穿過ILD14，以便引出源漏電極以及柵電極。相對傳統的等離子體增強化學氣相沉積(PECVD)技術而言，HDP CVD沉積技術可以在較低的壓力下，采用電感耦合的方式產生高密度等離子體(ICP)，或采用電子回旋共振方式產生高密度等離子體(ECR)，也可以采用其他方法產生高密度等離子體，如表面波，哨聲波等方式。PECVD沉積方式具有IO8 101°的密度(n/cm3)的等離子體，而如果采用HDPCVD沉積方式可以達到IO11 IO12甚至量級更高的高密度(n/cm3)等離子體。由于HDP CVD是一種沉積與濺射(刻蝕)同步進行的工藝，高密度的等離子體對反應腔室也有一定的轟擊作用。參見附圖5，反應腔室的側壁I上形成有一層薄膜2’，薄膜2’是進行HDP CVD工藝時形成的，然而，通常情況下，經過長時間等離子體的轟擊導致腔體的表面性能下降，另外薄膜2’的致密性和均勻性不佳，等離子3轟擊薄膜2’的表面，可能會將例如是顆粒狀的缺陷3從薄膜2’中擊出(參見附圖6)，并使其落在ILD14層中，產生如圖I所示的情況。為了減少缺陷的產生，提高半導體器件良率，在制備所需薄膜時，例如是本實施例中的IDL14，需要執行一個清潔工藝以消除可能產生缺陷的因素。本專利技術消除接觸孔工藝中橋接的方法中，包括了新開發的清潔工藝。在采用HDPCVD工藝制備所需薄膜時，例如是淀積ILD層，對高密度等離子體化學氣相淀積設備的腔室進行清潔，該清潔工藝包括設定清潔菜單，在上述清潔菜單中，設置多步的適應性保護薄膜沉積工藝，用以在所述腔室的側壁上形成疊層適應性保護薄膜2，參見附圖7，該疊層適應 性保護薄膜2保護所述腔室的側壁，使所述腔室的側壁在高密度等離本文檔來自技高網...

【技術保護點】
一種消除接觸孔工藝中橋接的方法，其特征在于，包括：對高密度等離子體化學氣相淀積設備的腔室進行清潔，該清潔工藝包括設定清潔菜單，在上述清潔菜單中，設置多步的適應性保護薄膜沉積工藝，用以在所述腔室的側壁上形成疊層適應性保護薄膜，該疊層適應性保護薄膜保護所述腔室的側壁，使所述腔室的側壁在高密度等離子體化學氣相淀積工藝中不會受到等離子體的損傷。

【技術特征摘要】
1.一種消除接觸孔工藝中橋接的方法，其特征在于，包括 對高密度等離子體化學氣相淀積設備的腔室進行清潔，該清潔工藝包括設定清潔菜單，在上述清潔菜單中，設置多步的適應性保護薄膜沉積工藝，用以在所述腔室的側壁上形成疊層適應性保護薄膜，該疊層適應性保護薄膜保護所述腔室的側壁，使所述腔室的側壁在高密度等離子體化學氣相淀積工藝中不會受到等離子體的損傷。2.根據權利要求I所述的方法，其特征在于，所述適應性保護薄膜的材料為Si02、Si3N4, SiON中的一種或多種。3.根據權利要求I所述的方法，其特征在于，所述疊層適應性保護薄膜為Si02、Si3N4,SiON薄膜中的一種或多種形成的疊層。4.根據權利要求3所述的方法，其特征在于，所述疊層適應性保護薄膜為多層SiO2形成的疊層。5.根據權利要求4所述的方法，其特征在于，所述疊層適應性保護薄膜為多層富硅SiO2形成的疊層，富硅...

【專利技術屬性】
技術研發人員：王桂磊，李俊峰，趙超，
申請(專利權)人：中國科學院微電子研究所，
類型：發明
國別省市：