CPU連接電路、數據處理裝置、算術處理設備及相應方法制造方法及圖紙

本申請涉及CPU連接電路、數據處理裝置、算術處理設備及相應方法。提供了一種CPU連接電路和一種方法，其中CPU連接電路是兩個CPU通過交替地進行布置在兩個CPU之間的兩個緩沖器之間的轉換來防止數據處理不能被接收側的CPU充分執行的事件，而將要使用的電路。包括了監控CCPU1所存儲在緩沖器(301，302)的任何一個中的數據的量是否到達預定的閾值的存儲控制器(303)；當CCPU1所存儲在緩沖器(301，302)中的數據的量到達閾值時，存儲控制器(303)請求ACPU2獲取存儲在緩沖器中的數據，并且將來自CCPU的數據的存儲目的地改變為兩個緩沖器中的另一個；閾值是大于CCPU1發送至緩沖器(301，302)的數據的單位量的值。

【技術實現步驟摘要】
本專利技術涉及用于結合兩個中央處理單元(CPU)使用以便通過交替地進行兩個緩沖器之間的轉換來使用布置在兩個CPU之間的兩個緩沖器的電路和方法，以及利用該電路的便攜式通信終端，并且具體而言，涉及用于在應對高速下行分組接入(HSDPA)通信的通信CPU和應用CPU之間的連接的連接電路和方法，以及便攜式通信終端。
技術介紹
迄今為止,實際已使用了包括兩個CPU的信息處理裝置以便通過在兩個CPU之間`通信數據來執行預定處理。例如，已知包括了兩個CPU(即用于通信的一個CPU和用于應用的一個CPU)的便攜終端，從而通信CPU(CCPU)所解調的數據由應用CPU(ACPU)處理以進行與通信相關聯的任意應用。作為與包括了兩個CPU (即用于通信的一個CPU和用于應用的一個CPU)的便攜終端有關的技術，存在著專利文檔I所公開的“a portable terminal with communicationfunction composed of a plurality of CPUs and a control method therefore，，。然而，當采用具有高數據傳送速率的通信方案(例如HSDPA)時，將要從CCPU傳送至ACPU的數據的量變得更大，并且根據情況，當在通信期間施加了高負載時(具體而言，當應用正通過多任務處理運行時)，數據處理未在ACPU側得到充分執行。這是因為一個分組不能在分組通信中被處理，除非接收了整個分組。具體而言，在諸如HSDPA之類的具有高數據傳送速率的通信方案中，因為增加了將在單位時間中被處理的分組的量，所以以上具體描述的事件導致了問題。不僅在這里引作示例的移動通信終端中，而且在兩個CPU被協作操作的信息處理裝置中，兩個CPU在數據處理速度上相等通常是幾乎不可能的。因此，如果數據流的上游側的CPU中的數據處理更慢，那么只要下游側的CPU等待將被接收的數據，數據就能被正常處理；然而，如果下游側的CPU中的數據處理更慢，那么從上游側的CPU輸出的數據不能被充分處理，并且緩沖器溢出(overrun)發生。專利文檔I :日本專利早期公開公布號2005-142981。
技術實現思路
本專利技術將解決的問題本專利技術是考慮到所述問題而設計的，其一個示例性目的在于提供CPU連接電路，該CPU連接電路是兩個CPU通過交替地進行布置在兩個CPU之間的兩個緩沖器之間的轉換來防止數據處理不能被接收側的CPU充分執行的事件而將要使用的電路，并且提供數據處理裝置、算術處理設備、使用了這些模塊的便攜式通信終端以及數據傳送方法。解決問題的手段為了實現所述示例性目的，根據本專利技術的第一示例性方面，提供了一種包括兩個緩沖器的CPU連接電路，該電路被連接在兩個CPU之間，用于中繼從兩個CPU中的至少一個到兩個CPU中的另一個的數據傳送，特征在于包括用于監控發送側CPU所存儲在兩個緩沖器的任何一個中的數據的量是否到達預定的閾值的裝置；以及用于當發送側CPU所存儲在緩沖器中的數據的量到達閾值時，請求接收側CPU獲取存儲在緩沖器中的數據，并且將發送側CPU的數據存儲目的地改變為兩個緩沖器中的另一個的裝置，閾值是大于發送側CPU發送至緩沖器的數據的單位量的值。 在本專利技術的第一示例性方面中，緩沖器經由串行傳輸路徑合適地連接至發送側CPU。緩沖器經由并行傳輸路徑連接至接收側CPU也是合適的。在本專利技術的第一示例性方面中，CPU連接電路優選地包括用于每個數據傳輸方向的另外的兩個緩沖器，其中，對于每個數據傳輸方向，CPU連接電路都設置閾值；監控數據的量是否到達閾值；請求接收側CPU獲取數據；并且改變發送側CPU的數據存儲目的地。根據本專利技術的第一示例性方面，如下情況是合適的，CPU連接電路中繼兩個CPU的兩個方向的數據傳送；并且當兩個CPU都需要向緩沖器傳送數據時，優先級被預先設置以確定兩個CPU的哪一個在上游側。在本專利技術的第一示例性方面的配置的任何一個中，合適還包括用于根據從接收側CPU輸入的控制信號來動態地設置閾值的裝置。此外，如下情況是合適的，當發送側CPU改變作為數據存儲目的地的緩沖器時，如果在改變后的緩沖器中仍有先前所存儲的并且沒有被接收側CPU獲取的數據，那么溢出信號至少被輸出至接收側CPU。此外，接收側CPU從緩沖器獲取數據的速率合適地大于從發送側CPU到緩沖器的數據傳送速率。此外，發送側CPU發送至緩沖器的數據是分組數據是合適的。此外，為了實現所述示例性目的，根據本專利技術的第二示例性方面，提供了一種包括兩個緩沖器的、用于通過從發送側CPU向接收側CPU傳送數據來處理數據的數據處理裝置，特征在于包括用于監控發送側CPU所存儲在兩個緩沖器的任何一個中的數據的量是否到達預定的閾值的裝置；以及用于當發送側CPU所存儲在緩沖器中的數據的量到達預定的閾值時，請求接收側CPU的算術處理裝置獲取存儲在緩沖器中的數據，并且將發送側CPU的數據存儲目的地改變為兩個緩沖器中的另一個的裝置，閾值是大于發送側CPU發送至緩沖器的數據的單位量的值。在本專利技術的第二示例性方面中，緩沖器經由串行傳輸路徑合適地連接至發送側CPU。此外，緩沖器經由并行傳輸路徑合適地連接至算術處理裝置。此外，合適還包括用于根據從算術處理裝置輸出的控制信號來動態地設置閾值的裝置。在根據本專利技術的第二示例性方面的配置的任何一個中，如下情況是合適的，當發送側CPU改變作為數據存儲目的地的緩沖器時，如果在改變后的緩沖器中仍有先前所存儲的并且沒有被算術處理裝置獲取的數據，那么溢出信號至少被輸出至算術處理裝置。此外，接收側CPU的算術處理裝置從緩沖器獲取數據的速率合適地大于從發送側CPU到緩沖器的數據傳送速率。此外，發送側CPU發送至緩沖器的數據合適地是分組數據。此外，為了實現所述示例性目的，根據本專利技術的第三示例性方面，提供了一種算術處理設備，特征在于包括經由數據傳輸路徑連接至第二 CPU的兩個緩沖器；用于監控第二(PU所傳送并存儲在兩個緩沖器的任何一個中的數據的量是否到達預定的閾值的裝置；以及用于當第二 CPU所存儲在緩沖器中的數據的量到達閾值時，請求算術處理裝置獲取存儲在緩沖器中的數據，并且將第二 CPU的數據存儲目的地改變為兩個緩沖器中的另一個的裝置，閾值是大于第二 CPU發送至緩沖器的數據的單位量的值。在本專利技術的第三示例性方面中，閾值根據來自算術處理裝置的控制信號而動態地設置是合適的。此外，如下情況是合適的，當改變作為從第二CPU傳送的數據的數據存儲目的地的緩沖器時，如果在改變后的緩沖器中仍有先前所存儲的并且沒有被算術處理裝置獲取的數據，那么溢出信號被輸出至算術處理裝置 。此外，算術處理裝置從緩沖器獲取數據的速率合適地大于從第二 CPU到緩沖器的數據傳送速率。此外，第二 CPU所存儲在緩沖器中的數據合適地是分組數據。此外，為了實現所述示例性目的，根據本專利技術的第四示例性方面，提供了一種利用了包括兩個緩沖器的并且被連接在兩個CPU之間的CPU連接電路的數據傳送方法，特征在于包括在緩沖器中設置大于發送側CPU發送至緩沖器的數據的單位量的值作為所存儲的數據的量的閾值；監控發送側CPU所存儲在兩個緩沖器的任何一個中的數據的量是否到達閾值；以及當發送側CPU所存儲的數據的量到達閾值時，請求接收側CPU獲取數據本文檔來自技高網...

【技術保護點】
一種包括兩個緩沖器的CPU連接電路，所述CPU連接電路被連接在兩個CPU之間，用于中繼從所述兩個CPU中的至少一個到所述兩個CPU中的另一個的數據傳送，所述CPU連接電路包括：監控單元，所述監控單元監控發送側CPU所存儲在所述兩個緩沖器的任何一個中的數據的量是否到達預定的閾值；以及請求單元，所述請求單元當所述發送側CPU所存儲在緩沖器中的數據的量到達所述閾值時，請求接收側CPU獲取存儲在緩沖器中的數據，并且將所述發送側CPU的數據存儲目的地改變為所述兩個緩沖器中的另一個，所述閾值是大于所述發送側CPU發送至緩沖器的數據的單位量的值，其中，在所述接收側CPU從緩沖器獲取數據期間，所述發送側CPU將數據存儲到所述兩個緩沖器中所述的另一個。

【技術特征摘要】
2006.07.28 JP 2006-2068081.一種包括兩個緩沖器的CPU連接電路，所述CPU連接電路被連接在兩個CPU之間，用于中繼從所述兩個CPU中的至少一個到所述兩個CPU中的另一個的數據傳送，所述CPU連接電路包括 監控單元，所述監控單元監控發送側CPU所存儲在所述兩個緩沖器的任何一個中的數據的量是否到達預定的閾值；以及 請求單元，所述請求單元當所述發送側CPU所存儲在緩沖器中的數據的量到達所述閾值時，請求接收側CPU獲取存儲在緩沖器中的數據，并且將所述發送側CPU的數據存儲目的地改變為所述兩個緩沖器中的另一個， 所述閾值是大于所述發送側CPU發送至緩沖器的數據的單位量的值， 其中，在所述接收側CPU從緩沖器獲取數據期間，所述發送側CPU將數據存儲到所述兩個緩沖器中所述的另一個。2.如權利要求I所述的CPU連接電路，其中所述CPU連接電路中繼所述兩個CPU的兩個方向的數據傳送；并且當所述兩個CPU都需要向緩沖器傳送數據時，優先級被預先設置以確定所述兩個CPU的哪一個在發送側。3.如權利要求I所述的CPU連接電路，其中所述CPU連接電路還包括設置單元，所述設置單元根據從所述接收側CPU輸入的控制信號來動態地設置所述閾值。4.如權利要求I所述的CPU連接電路，其中當所述發送側CPU改變作為數據存儲目的地的緩沖器時，如果在改變后的緩沖器中仍有先前所存儲的并且沒有被所述接收側CPU獲取的數據，那么溢出信號至少被輸出至所述接收側CPU。5.一種包括兩個緩沖器的、用于通過從發送側CPU向接收側CPU傳送數據來處理數據的數據處理裝置，所述數據處理裝置包括 監控單元，所述監控單元監控發送側CPU所存儲在所述兩個緩沖器的任何一個中的數據的量是否到達預定的閾值；以及 請求單元，所述請求單元當所述發送側CPU所存儲在緩沖器中的數據的量到達所述預定的閾值時，請求接收側CPU的算術處理單元獲取存儲在緩沖器中的數據，并且將所述發送側CPU的數據存儲目的地改變為所述兩個緩沖器中的另一個， 所述閾值是大于所述發送側CPU發送至緩沖器的數據的單位量的值， 其中，在所述接收側CPU從緩沖器獲取數據期間，所述發送側CPU將數據存儲到所述兩個緩沖器中所述的另一個。6.如權利要求5所述的數據處理裝置，其中所述數據處理裝置還包括設置單元，所述設置單元根據從所述算術處理單元輸出的控制信號來動態地設置所述閾值。7.如權利要求5所述的數據處理裝置，其中當所述發送側CPU改變作為數據存儲目的地的緩沖器時，如果在改變后的緩沖器中仍有先前所存儲的并且沒有被所述算術處理單元獲取的數據，那么溢出信號至少被輸出至所述算術處理單元。8.一種算術處理設備，包括 兩個緩沖器，所述兩個緩沖器經由數據傳輸路徑連接至第二 CPU ； 監控單元，所述監控單元監控所述第二 CPU所傳送并存儲在所述兩個緩沖器的任何一個中的數據的量是否到達預定的閾值；以及 請求單元，所述請求單元當所述第二 CPU所存儲在緩沖器中的數據的量到達所述閾值時，請求算術處理單元獲取存儲在緩沖器中的數據，并且將所述第二 CPU的數據存儲目的地改變為所述兩個緩沖器中的另一個， 所述閾值是大于所述第二 CPU發送至緩沖器的數據的單位量的值， 其中，在所述算術處理單元從緩沖器獲取數據期間，所述第二 CPU將數據存儲到所述兩個緩沖器中所述的另一個。...

【專利技術屬性】
技術研發人員：中川貴雄，立河孝，中村直行，塚本直史，細井俊克，倉金博，
申請(專利權)人：日本電氣株式會社，
類型：發明
國別省市：