本發明專利技術公布了基于可逆移位寄存器的四位可逆串/并行加法器，包括兩個四位可逆并行存取移位寄存器、一個四位可逆加法器、一個五位可逆移位寄存器、一個可逆加法單元、一個可逆輸出控制單元以及兩個用于復制信號的F2G門和一個FG門。本發明專利技術設計了基于可逆邏輯門的可逆邏輯模塊電路，采用模塊化思想構建了一種結構簡單的四位可逆串行/并行加法器，該電路能實現四位串行加法和四位并行加法功能，且消除了一般數字電路進行不可逆計算時信息位擦除所引起的能量損耗。
【技術實現步驟摘要】
本專利技術涉及極低功耗數字組合邏輯電路設計，特別涉及基于可逆移位寄存器的四位可逆串/并行加法器。
技術介紹
加法是數值計算和數據分析中最常用的運算之一。加法器是電子系統中常用的基本單元電路之一，廣泛應用于數字信號處理和數字系統設計中。傳統加法器的不可逆計算過程中會有信息位擦除，導致能量損失與電路功耗。低功耗與無損耗的數字電路研究是目前的學術前沿與研究熱點，對于促進超大規模數字集成電子系統技術發展具有重要作用。Landauer指出，傳統的數字電路中常用的與門、異或門等這些不可逆的門構造的電路在運行過程中，不可避免的會產生能量的損耗。每一位信息的丟失對應KT*Ln2焦耳的 熱量產生，其中K是波爾茲曼常量，T是絕對溫度。在一般室溫下，雖然數字電路中一位運算所對應能量的散失很少，但是在計算過程中整個數字系統所消耗的總能量同信息位丟失的數目成正比。在超大規模集成數字電路與系統中，信息位丟失帶來的能耗損失會導致芯片功耗急劇增加、芯片溫度快速上升，則使得數字系統變得更不穩定和加速性能退化失效。Bennett證明了當數字電路是可逆(即可逆計算)時，理論上數字電路功耗等于零。量子邏輯門常作為一種可逆邏輯門，量子邏輯門具備可逆操作的特性，滿足可逆計算的要求，其通過級聯的方式可以綜合設計量子可逆邏輯電路。量子可逆邏輯門與量子可逆邏輯電路由于其特殊的結構，不存在信息位的丟失和電能與熱能的轉換，可實現數字電路的可逆計算與無能量損耗。本專利技術提出一種面向無能量損耗數字電路的四位可逆串/并行加法器，該加法器由可逆邏輯門與可逆模塊電路構成，滿足可逆計算特性，可實現無功耗數字邏輯運算。專利技術內容本專利技術的目的是提供一種基于可逆移位寄存器的四位可逆串/并行加法器。采用模塊化設計思想，用可逆邏輯門(如量子邏輯門)構建一種四位可逆加法器，該加法器既能實現并行加法功能，也可實現串行加法功能。本專利技術的四位可逆串/并行加法器技術方案是基于可逆移位寄存器的四位可逆串/并行加法器中的四位可逆并行存取移位寄存器，是由四個用于輸入移位的可逆主從D觸發器、四個具有信號選擇輸出功能的FRG門，以及若干用于信號復制的FG門和F2G門構成。該可逆并行存取移位寄存器包含一個串行輸入、四個并行輸入、一個時鐘信號輸入及一個功能切換控制輸入。利用四個FRG門分別選擇四個輸入信號，分別作為四個可逆主從D觸發器輸入。通過外部信號控制FRG門，決定被選擇信號為并行輸入信號或串行輸入信號。利用FG門和F2G實現對信號位的復制。基于可逆移位寄存器的四位可逆串/并行加法器中的四位可逆加法器，由四個可逆全加器級聯而成，低位進位作為高位加法輸入位，可完成兩個四位二進制數的并行加法功能。基于可逆移位寄存器的四位可逆串/并行加法器中的五位可逆移位寄存器，由五個主從D觸發器、四個FG門和兩個F2G門構成。兩個F2G用于復制時鐘信號，激勵發觸發器工作。四個FG門用于復制觸發器輸出量。輸入量從五位可逆移位寄存器輸入端輸入，從低位到高位，依次逐個移位，五個時鐘周期完成一個輸入量的移位操作。基于可逆移位寄存器的四位可逆串/并行加法器中的可逆加法單元，由一個可逆全加器和一個可逆主從D觸發器級聯而成，時鐘下降沿觸發，完成對串行輸入量從低到高依次逐位帶進位加法操作?；诳赡嬉莆患拇嫫鞯乃奈豢赡娲?并行加法器中的可逆輸出控制單元，由五個具有信號選擇輸出功能的FRG門和兩個用于信號復制的F2G門構成。利用F2G復制外部控制信號，作為FRG的輸入控制信號，利用控制信號對輸入的兩個五位二進制數實現選擇輸出。 基于可逆移位寄存器的四位可逆串/并行加法器中的可逆全加器，由兩個PG門和一個FG門級聯而成，可實現二進制帶進位加法操作。本專利技術采用可逆邏輯門與模塊化結構，設計了基于可逆移位寄存器的四位可逆串/并行加法器。本專利技術相比于現有的可逆加法器，其特點在于利用可逆移位寄存器、功能選擇信號及時鐘信號可選擇實現串行加法和并行加法功能，電路結構簡單、可靠性高。附圖說明圖I :基于可逆移位寄存器的四位可逆串/并行加法器；圖2 :FG 門；圖3 :F2G 門；圖4 :FRG 門；圖5:PG 門；圖6 :可逆全加器電路；圖7 :可逆全加器輸入/輸出信號；圖8:可逆D觸發器電路；圖9 :可逆D觸發器輸入/輸出信號；圖10 :四位可逆并行存取移位寄存器電路；圖11 :四位可逆并行存取移位寄存器輸入/輸出信號；圖12 :可逆主從D觸發器電路；圖13 :可逆主從D觸發器輸入/輸出信號；圖14 :四位可逆加法器電路；圖15 :四位可逆加法器輸入/輸出信號；圖16 :可逆加法單元電路；圖17 :可逆加法單元輸入/輸出信號；圖18 :五位可逆移位寄存器電路；圖19 :五位可逆移位寄存器輸入/輸出信號；圖20 :可逆輸出控制單元電路；圖21 :可逆輸出控制單元輸入/輸出信號。具體實施例方式為了加深對本專利技術的理解，下面將結合附圖對本專利技術作詳細闡述，該實施實例僅用于解釋本方面，并不構成對本專利技術保護范圍的限定。圖I為本專利技術所述的基于可逆移位寄存器的四位可逆串/并行加法器，其包括兩個四位可逆并行存取移位寄存器、一個四位可逆加法器、一個五位可逆移位寄存器、一個可逆加法單元、一個可逆控制輸出單元和兩個用于復制信號的F2G門和一個FG門。本專利技術中采用了四種可逆邏輯門，分別為圖2中FG門、圖3中F2G門、圖4中FRG門、圖5中PG門。I、可逆全加器。該部分電路如圖6所示，由兩個PG門和一個FG門級聯而成。其輸入/輸出信號如圖7。電路中使用的可逆D觸發器電路如圖8所示，由一個FRG門和兩個FG門構成，其輸入輸出信號如圖9。 2、四位可逆并行存取移位寄存器電路。該部分電路如圖10所示，由四個用于輸入移位的可逆主從D觸發器、四個具有信號選擇輸出功能的FRG門，以及若干用于信號復制的FG門和F2G門構成。外部控制信號⑩通過F2G門產生多個控制信號作為四個FRG門的輸入，從而控制FRG的輸出。FRG輸出串行輸入量或并行輸入量作為可逆主從觸發器的輸入。外部時鐘信號CLK通過兩個F2G門產生四個時鐘信號，作為四個可逆主從觸發器的時鐘信號。利用四個FG門產生輸出。該部分電路可在信號外部信號和CLK作用下產生四位并行輸出或四位串行輸出。其輸入/輸出信號如圖11所示。串行輸入量由In端口輸入，由Out 口輸出；并行輸入量由X3X2X1Xtl輸入，輸出為Q3Q2Q1Qm電路中可逆主從D觸發器如圖12所示，由兩個可逆D觸發器和一個非門級聯而成。該可逆主從D觸發器輸入/輸出信號如圖13。3、四位可逆加法器電路。該部分電路如圖14所示，由四個可逆全加器構成，低位向高位進位，實現兩個四位二進制數加法運算。其輸入/輸出信號如圖15。4、可逆加法單元。該部分電路如圖16所示，由一個可逆全加器和一個可逆主從觸發器構成。其輸入/輸出信號如圖17。該電路由時鐘信號控制，前一位的進位在下一個下降沿到來時，作為下一位加法運算的輸入，實現串行加法功能。5、五位可逆移位寄存器。該部分電路如圖18所示，由五個可逆主從D觸發器、兩個F2G門和四個F2G門構成。用兩個F2G門復制出五個時鐘信號作為五個可逆主從D觸發器的時鐘輸入信號。用四個FG門復制出輸出量的高四位。其輸入/輸出信號如圖19所示，In為輸入端，輸出為本文檔來自技高網...
【技術保護點】
基于可逆移位寄存器的四位可逆串/并行加法器，其特征在于：包括兩個四位可逆并行存取移位寄存器、一個四位可逆加法器、一個五位可逆移位寄存器、一個可逆加法單元、一個可逆輸出控制單元以及兩個用于復制信號的F2G門和一個FG門。
【技術特征摘要】
1.基于可逆移位寄存器的四位可逆串/并行加法器，其特征在于包括兩個四位可逆并行存取移位寄存器、一個四位可逆加法器、一個五位可逆移位寄存器、一個可逆加法單元、一個可逆輸出控制單元以及兩個用于復制信號的F2G門和一個FG門。2.根據權利要求I所述的基于可逆移位寄存器的四位可逆串/并行加法器，其特征在于所述的四位可逆并行存取移位寄存器電路包括四個用于輸入移位的可逆主從D觸發器，四個具有信號選擇輸出功能的FRG門，以及若干用于信號復制的FG門和F2G門。3.根據權利要求I所述的基于可逆移位寄存器的四位可逆串/并行加法器，其特征在于所述的四位可逆并行存取一位寄存器可實現并行輸入并行輸出及串行輸入串行輸出。4.根據權利要求I所述的基于可逆移位寄存器的四位可逆串/并行加法器，其特征在于所述的四位可逆加法器電路由四個可逆全加器級聯而成。5.根據權利要求I所述的基于可逆移位寄存器的四位可逆串/并行加法器，其...
【專利技術屬性】
技術研發人員：王友仁，沈先坤，周影輝，
申請(專利權)人：南京航空航天大學，
類型：發明
國別省市：
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