用于在綜合期間執行異步和同步復位去除的方法以及設備技術

公開了一種用于在目標裝置上設計系統的方法。通過將系統的高層次描述轉換為門、寄存器和復位電路來綜合系統。執行分析以標識并去除冗余復位電路。在已去除冗余復位電路之后優化系統。也公開了其它一些實施例。

【技術實現步驟摘要】
【國外來華專利技術】
本專利技術的一些實施例涉及用于在目標裝置上設計系統的工具。更具體地，本專利技術的一些實施例涉及一種用于在綜合期間異步和同步復位去除的方法以及設備。
技術介紹
用于大型系統的電子設計可以包括數百萬門以及數百萬位的嵌入式存儲器。在用于管理以及優化電子設計所需的任務中，利用可用資源進行綜合、布局以及布線可能是其中最具挑戰性和最耗時的。大型系統的復雜性通常要求使用計算機輔助設計(CAD)或者電子設計自動化(EDA)工具以管理和優化對系統的設計。CAD工具在目標裝置上執行綜合、布局和布線的耗時任務。系統中的寄存器可以連接至復位信號，該復位信號操作成在啟動期間或者在錯誤發生之后使系統處于已知的狀態。復位信號可以用于在事件發生時或者已過去一定量時間之后復位系統。然而，寄存器復位對于在目標裝置上設計系統提出了挑戰。對于異步和同步復位的挑戰包括當必須將復位信號扇出至大量目的地時實現時序收斂，并且當遵循與復位相關聯的集群約束時使用為復位分配的有限布線資源來執行擬合(fittting)。異步復位可以進一步提出序列優化問題的進一步挑戰。CAD或者EDA工具使用的序列優化算法可以采用諸如復位或者負載之類的異步信號來繞過寄存器。如果未繞過序列優化，則在重定時之后仍維持由異步復位產生的啟動狀態。此外，邏輯可能需要被裝入沒有復位的序列元件中，這要求添加額外的邏輯以確保正確的啟動行為。附圖說明通過示例來說明本專利技術的一些實施例的特征和優點，并且該特征和優點并非旨在將本專利技術的一些實施例的范圍限定為所示的一些特定實施例。圖I是示出了根據本專利技術的一個示例性實施例的用于設計系統的方法的流程圖。圖2是示出了根據本專利技術的一個示例性實施例的用于執行綜合的方法的流程圖。圖3示出了根據本專利技術的一個示例性實施例的用于執行復位分析和去除的方法的流程圖。圖4示出了根據本專利技術的一個實施例的系統的冗余部分的第一示例。圖5示出了根據本專利技術的一個實施例的系統的冗余部分的第二示例。圖6示出了根據本專利技術的一個示例性實施例的用于執行同步復位標識的方法。圖7示出了根據本專利技術的一個實施例的執行復位分析和去除的示例。圖8示出了根據本專利技術的一個實施例的實現了系統設計器的計算機系統的框圖。圖9是根據本專利技術的一個示例性實施例的系統設計器的框圖，圖10是根據本專利技術的一個實施例的復位分析和去除單元的框圖。圖11示出了根據本專利技術的一個實施例的示例性目標裝置。
技術實現思路
根據本專利技術的一個實施例，在綜合期間執行分析，該分析標識系統的在特定復位狀態(condition)下變得冗余的部分，并且標識可以去除的復位。在去除復位之后，可以執行在綜合中的優化，并且可以執行系統的布局和布線。根據本專利技術的一個方面，該分析包括標識系統中的復位信號。標識具有共同復位信號的寄存器集合。針對寄存器集合中的每個寄存器，應用復位狀態，并且標識系統的冗余部分以及對該冗余部分指派成本值。針對寄存器集合中的尚未標記為去除的每個寄存器，按從最高到最低的成本順序，應用復位狀態，并且諸如復位信號連接之類的冗余的電路被標記用于去除。在已經按成本順序分析了所有寄存器之后，在電路中的已被標記用于去除的寄存器被去除復位。·具體實施例方式在下面的描述中，出于說明的目的，闡述了特定術語以提供對本專利技術的一些實施例的全面理解。對于本領域技術人員明顯的是，可以無需說明書中的具體細節來實踐本專利技術的一些實施例。在其它一些情形下，以框圖的形式來顯示熟知的電路、裝置和程序以避免不必要地模糊本專利技術的一些實施例。圖I是說明了根據本專利技術的一個示例性實施例的用于在目標裝置上設計系統的方法的流程圖。目標裝置可以是現場可編程門陣列(FPGA)、專用集成電路(ASIC)、結構化ASIC或其它裝置。根據一個實施例，可以由在計算機系統上實現的計算機輔助設計(CAD)/電子設計自動化(EDA)工具來執行圖I示出的過程。在101處，綜合該系統。根據本專利技術的一個實施例，綜合涉及生成待實現的系統的邏輯設計。圖2是示出了根據本專利技術一個實施例的用于執行綜合的方法的流程圖。可以利用圖2中所示的方法執行101。在201處，執行設計建立(elaboration)和提取。根據本專利技術的一個實施例，設計建立和提取包括根據系統的高級描述產生系統的邏輯表示。系統的高級描述可以是電路圖、VHDUVerilog或者其它設計定義的形式。邏輯表示可以包括那些包括如下表示該表示包括系統所需的功能模塊和寄存器(“部件”)，該功能模塊和寄存器諸如邏輯門和邏輯元件。在設計建立和提取期間，還可以執行初始優化。初始優化可以包括網表的清理(cleanout)以及恒定傳播。在提取期間產生提取網表。在202處，根據提取網表來標識分區。根據本專利技術的一個實施例，分析寄存器復位以標識系統的在特定復位狀態下變得冗余的部分。該分析涉及針對每個寄存器復位計算冗余效果的成本。基于計算的成本來去除與支持系統的這些冗余部分的寄存器復位相關聯的電路。在203處，對已修改的系統設計應用優化。復位分析和去除過程可以使得系統中的信號損失扇出或者在同步復位情形下設置為常數。該優化可以包括寄存器重定時、精細狀態機重綜合以及其它一些優化過程。優化可以包括RTL綜合以及門級綜合，在寄存器傳輸級(RTL)綜合中大型/路線(course)模塊被優化，而在門級綜合中簡易模塊被優化。在204處，對優化的邏輯設計執行映射(技術映射)。根據本專利技術的一個實施例，映射包括確定如何使用目標裝置上可用的資源來實現優化邏輯表示中的邏輯門和邏輯元件。可用的資源可以包括LUT和其它一些資源。根據本專利技術的一個實施例，根據映射產生網表。該網表可以是根據HDL產生的優化的技術映射的網表。返回參考圖1，在102處，在映射的邏輯系統設計中布局部件。對優化的技術映射網表進行布局以產生針對功能塊中的每個功能塊的布局。根據本專利技術的一個實施例，布局包括在目標裝置上通過如下方式擬合系統確定邏輯設計上的哪些資源待用于特定邏輯元件，以及其它一些功能塊被確定實現在綜合期間確定的系統。布局可以包括集群，其涉及將邏輯元件一起分組以形成在目標裝置上出現的邏輯簇(cluster)。根據本專利技術的一個實施例，在布局的早先階段執行集群，并且在布局預備階段期間緊接綜合之后產生集群。在103處，對布局的設計進行布線。在布線期間，分配目標裝置上的布線資源以在邏輯門、邏輯元件以及目標裝置上的其它一些部件之間提供互連。也可以對布局的邏輯設計執行可布線性優化。根據本專利技術的一個實施例，可布線性優化的目標在于減少在布局的 邏輯設計中用于連接部件的布線的量。可布線性優化可以包括執行扇出劃分、邏輯復制、邏輯重布線或其它一些過程。應當理解，可以對布局的邏輯設計執行一個或者多個過程。在104處，執行匯編過程。匯編過程涉及產生包括了由101-103處描述的編譯過程確定的信息的數據文件。該數據文件可以是可以用于對目標裝置編程的位流。根據本專利技術的一個實施例，圖I中示出的過程可以由在第一計算機系統上運行的EDA工具來執行。所產生的數據文件可以被發送至第二計算機系統以允許系統設計被進一步處理。備選地，該數據文件可以被發送至第二計算機系統，該第二計算機系統可以用于根據系統設計對目標裝置編程。應當理解，也可以以其它形式輸出系統設計，諸如在顯示裝置或者其它介質本文檔來自技高網...

【技術保護點】

【技術特征摘要】
【國外來華專利技術】...

【專利技術屬性】
技術研發人員：V·瑪諾哈拉拉雅，
申請(專利權)人：阿爾特拉公司，
類型：
國別省市：