本發明專利技術公開了具有數據保留模式和數據處理模式的裝置，該裝置包括觸發器和控制電路。觸發器包括觸發器數據輸入端子和觸發器時鐘輸入端子。控制電路包括控制電路數據輸入端子和控制電路時鐘輸入端子。控制電路被配置為在裝置的數據處理模式下將來自控制電路數據輸入端子的引入數據信號路由至觸發器數據輸入端子，并將來自控制電路時鐘輸入端子的引入時鐘信號路由至觸發器時鐘輸入端子，并在裝置的數據保留模式下獨立于引入數據信號值將第一給定固定信號值應用于觸發器數據輸入端子，并將獨立于引入時鐘信號值將第二給定固定信號值應用于觸發器時鐘輸入端子。
【技術實現步驟摘要】
本申請涉及一種包括觸發器(flip flop)并具有數據保留模式和數據處理模式的裝置以及用于該裝置的一種方法。
技術介紹
基于觸發器的寄存器被用在用于存儲狀態的多種電路中。為了減少這種電路的電流消耗，這種電路可包括電路對其執行所需的功能的數據處理模式。此外，這種裝置或電路可包括中斷裝置的數據處理的所謂的數據保留方式或者睡眠或待機模式。在數據保留模式中，通常應當僅允許低靜態漏電流。此外，需要確保在從數據保留模式變為數據處理模式后，裝置(例如IC集成電路)可以立即繼續進行數據處理，此外，對于用于這種裝置的觸發器，存儲在觸發器中的狀態甚至在數據保留模式下均應予以保留。已知的概念是在從數據處理模式變為數據保留模式之前，將寄存器的數據內容傳 輸到其它存儲電路，例如，集成寄存器文件或IC的SRAM (靜態隨機存取存儲器)。這些其它存儲電路在數據保留模式下保持連接到電源電壓。當恢復數據處理模式時，這些數據內容被傳回相關聯的寄存器。這個概念在時間和復雜性上具有附加電路和顯著增加的缺點。其他概念提供特定的數據保留觸發器，其針對待保存的每位包括一個額外的低漏鎖存器(LLL)。在進入數據保留模式之前，觸發器中存儲的信息被傳輸至該低漏鎖存器，并在恢復數據處理模式之前，被傳回觸發器。這能夠在數據保留模式下使能觸發器與電源電壓的解耦，其中，LLL保留耦接至電源電壓。這可以實現LLL僅消耗很少的漏電流。這是能夠實現的，因為LLL不必遵守任何性能要求。這個概念對于實施低漏鎖存器具有顯著的面積和成本增加的缺點。
技術實現思路
本文所述的實施方式提供了包括觸發器和控制電路的裝置。觸發器包括觸發器數據輸入端子和觸發器時鐘輸入端子。控制電路包括控制電路數據輸入端子和控制電路時鐘輸入端子。控制電路被配置為在裝置的數據處理模式下將來自控制電路數據輸入端子的弓I入數據信號路由至觸發器數據輸入端子，并將來自控制電路時鐘輸入端子的引入時鐘信號路由至觸發器時鐘輸入端子，并被配置為在裝置的數據保留模式下獨立于引入數據信號的值將第一給定固定信號值應用于觸發器數據輸入端子，并獨立于引入時鐘信號的值將第二給定固定信號值應用于觸發器時鐘輸入端子。在閱讀完以下詳細描述并在查看了附圖之后，本領域的技術人員將理解其它特征和優點。附圖說明附圖元件并非一定彼此按比例縮放。相同的參考符號表示相應的類似部件。可組合各個所示的實施方式的特征，除非它們互相排斥。在附圖中描繪了實施方式，并且詳細描述如下。圖I示出了根據實施方式的裝置的示意性框圖。圖2示出了根據另一實施方式的裝置的示意圖。圖3示出了根據又一實施方式的裝置的示意圖。圖4示出了在圖3中的裝置的數據處理模式和數據保留模式之間切換的時序圖。圖5示出了根據又一實施方式的裝置的示意圖。圖6示出了反相器和傳輸門的組合作為三態反相器(tristate inverter)的實施。圖7示出了 NAND門和傳輸門的組合作為三態NAND的實施。圖8示出了根據實施方式的方法的流程圖。具體實施例方式圖I示出了根據實施方式的裝置100 (或寄存器100)的示意性框圖。裝置100包括觸發器102和控制電路104。觸發器102包括觸發器數據輸入端子106和觸發器時鐘輸入端子108a。控制電路104包括控制電路數據輸入端子110和控制電路時鐘輸入端子112。控制電路104被配置為在裝置100的數據處理模式下將來自其控制電路數據輸入端子110的弓I入數據信號D路由至觸發器數據輸入端子106，并將來自其控制電路時鐘輸入端子112的引入時鐘信號C路由至觸發器時鐘輸入端子108a，并在裝置100的數據保留模式下獨立于弓I入數據信號D的值將第一給定固定信號值應用于觸發器數據輸入端子106。此外，控制電路104被配置為在裝置100的數據保留模式下獨立于引入時鐘信號C的值將第二給定固定信號值應用于觸發器時鐘輸入端子108a。根據一些實施方式，第一給定固定信號值可等于第二給定固定信號值。如本文中使用的術語“路由”是指路由的信號可以反相或不反相。換言之，控制電路104可以以反相型態或非反相型態在數據處理模式下在觸發器102處提供引入數據信號D0此外，“耦接”的含義是指與其間的一個或多個元件的直接低阻抗耦接和間接耦接，使得第二節點處的信號依賴于耦接至第二節點的第一節點處的信號。換言之，其它元件，特別是開關元件(如晶體管)或驅動器可被放置在兩個耦接的元件之間。在兩個耦接元件之間可放置額外的元件，但不是必須的，因此，兩個耦接的元件可直接連接(使用低阻抗連接，如電線或跟蹤或導體路徑)。此外，控制電路104可以以反相型態或非反相型態在數據處理模式下在觸發器時鐘輸入端子108a處提供引入時鐘信號C。換言之，在裝置100的數據處理模式下，觸發器數據輸入端子106處的信號值基于控制電路數據輸入端子110處的引入數據信號D的值，并且觸發器時鐘輸入端子108a依賴于控制電路時鐘輸入端子112處的引入時鐘信號C的值。通過在裝置100的數據保留模式下將固定值應用于觸發器102的輸入端子106、106a，可以實現可在數據保留模式下使用于數據信號D和時鐘信號C的驅動電路(或驅動器)不起作用，而不會在觸發器102中產生不期望的漏電流。通過使用于數據信號D和時鐘信號C的驅動電路不起作用，這些信號可以假定未定義的值，這在傳統的方法中會在數據保留模式期間導致在觸發器102中的上述不期望的漏電流。但是通過將第一給定固定信號值應用于觸發器數據輸入端子106并將第二給定固定信號值應用于觸發器時鐘輸入端子108a，在數據保留模式下，在裝置100的觸發器102中不會產生不期望的漏電流。總之，裝置100能夠使能數據保留模式，在該模式下，由于引入數據信號D和引入時鐘信號C的未定義值，而在觸發器102中不會產生漏電流。因此，觸發器102之外的時鐘樹和組合數據路徑邏輯可在數據保留模式下完全不起作用。由于這些時鐘樹和數據路徑邏輯主要是由消耗高漏電流的快速邏輯門建立的事實，所以這些邏輯門的無效(deactivation)會導致明顯的漏電流減小。圖2示出了圖I中的裝置100的可行實施的示意圖。控制電路104包括第一 NAND門ND1、第二 NAND門ND7和第一反相器IV8。 此外，控制電路104包括用于接收隔離信號ISN (或模式選擇信號ISN)的模式選擇信號輸入端子202。根據一些實施方式，模式選擇信號ISN可由控制電路104 (例如包括其它元件)或通過連接至模式選擇信號輸入端子202的裝置100的另一元件來控制。第一 NAND門NDl的第一輸入端子耦接至控制電路數據輸入端子110，并且第一NAND門NDl的第二輸入端子耦接至模式選擇信號輸入端子202。第一 NAND門NDl的輸出端耦接至觸發器102的觸發器數據輸入端子106。第二 NAND門ND7的第一輸入端子耦接至模式選擇信號輸入端子202，并且第二 NAND門ND7的第二輸入端子耦接至控制電路時鐘輸入端子112。第二 NAND門ND7的輸出端子耦接至第一反相器IV8的輸入端子。此外，第二NAND門ND7的輸出端子耦接至觸發器102的第一觸發器時鐘輸入端子108a。第一反相器IV8的輸出端耦接至觸發器102的第二觸發器時鐘輸入端子108b。觸發器102包括觸本文檔來自技高網...
【技術保護點】
一種裝置，包括：觸發器，包括觸發器數據輸入端子和觸發器時鐘輸入端子；控制電路，包括控制電路數據輸入端子和控制電路時鐘輸入端子；其中，所述控制電路被配置為在所述裝置的數據處理模式下將來自所述控制電路數據輸入端子的引入數據信號路由至所述觸發器數據輸入端子，將來自所述控制電路時鐘輸入端子的引入時鐘信號路由至所述觸發器時鐘輸入端子，并且在所述裝置的數據保留模式下，獨立于所述引入數據信號的值將第一給定固定信號值應用于所述觸發器數據輸入端子，并獨立于所述引入時鐘信號的值將第二給定固定信號值應用于所述觸發器時鐘輸入端子。
【技術特征摘要】
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【專利技術屬性】
技術研發人員：羅斯威特·德佩，安東·胡貝爾，托馬斯·庫埃納蒙德，
申請(專利權)人：英飛凌科技股份有限公司，
類型：發明
國別省市：
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