諸如finFET器件的fin結(jié)構(gòu)這樣的構(gòu)成半導(dǎo)體器件的一部分的結(jié)構(gòu)形成在半導(dǎo)體襯底上并與其電隔離。該結(jié)構(gòu)由半導(dǎo)體襯底材料構(gòu)成，并通過絕緣阻擋層與半導(dǎo)體襯底的其余部分電隔離。該絕緣阻擋層通過氧化半導(dǎo)體襯底中未被氧化阻擋層所保護(hù)的部分的各向同性氧化工藝而形成。
【技術(shù)實(shí)現(xiàn)步驟摘要】
本專利技術(shù)的實(shí)施例總體上涉及半導(dǎo)體制造，且具體而言，涉及一種。
技術(shù)介紹
集成電路中持續(xù)增大的器件密度致使器件性能和成本的不斷改進(jìn)。為了有利于器件密度的進(jìn)一步增大，不斷需要新技術(shù)以允許半導(dǎo)體器件的特征尺寸減小。用以有利于器件密度增大的一類半導(dǎo)體器件為鰭式場效應(yīng)晶體管(fin fieldeffect transistor)或finFET。不同于較為傳統(tǒng)的平面晶體管，finFET為三維結(jié)構(gòu),其中，晶體管的體由一般稱作“鰭(fin)”的垂直結(jié)構(gòu)形成，并且晶體管的柵極形成在fin的兩側(cè)或更多側(cè)。finFET —般允許對短溝道FET器件電流進(jìn)行較好的柵極控制，并且因此有利于 集成電路中的器件密度增大，而不降低器件性能或增大功耗。finFET的設(shè)計和制造中的重要缺點(diǎn)在于每個finFET器件一般均需要以兩種方式電隔離。第一，每個finFET均需要與相鄰的finFET隔離；第二，由于源極-漏極分離(decouple)防止或最小化了源極和漏極之間的截止態(tài)泄漏，所以特定的finFET器件中的源極和漏極需要相互隔離，以確保源極-漏極分離。為此，為了提供這樣的電隔離，使用額外的處理步驟將finFET制造在了(I)絕緣體上硅(SOI)晶片或(2)體硅襯底上，以在fin和fin下面的高摻雜娃層之間形成介電層。在第一種情況下，SOI晶片上的finFET的fin結(jié)構(gòu)由位于掩埋隔離層上方的硅層形成，該掩埋隔離層通常為二氧化硅層。每個fin因而均借助fin下方的掩埋隔離層而與相鄰的fin隔離。同樣，SOI晶片上的特定finFET的源極和漏極也通過該掩埋隔離層而相互分離。在第二種情況下，體硅襯底上的finFET形成為在fin之間具有厚隔離層，例如二氧化硅。每個fin因而均借助fin之間的隔離層而相互分離。另外，通常通過離子注入在每個fin下面形成高摻雜硅層，以減小經(jīng)由位于fin下方的半導(dǎo)體襯底的體半導(dǎo)體材料而發(fā)生的源極和漏極之間的泄漏。上述方法中每一個均具有明顯的缺點(diǎn)。盡管SOI晶片的使用為finFET提供了所需要的隔離，但與體硅晶片相比，為SOI晶片所增加的成本會過高。例如，SOI晶片通常要花費(fèi)體硅晶片的兩倍到三倍之多。另外，SOI晶片的使用與所有半導(dǎo)體制造工藝都不兼容。當(dāng)在體半導(dǎo)體襯底上形成finFET時，用以在體硅襯底上形成finFET的額外的工藝步驟對蝕刻較高的fin以及在fin之間形成厚隔離層提出了工藝挑戰(zhàn)，其導(dǎo)致較低的器件密度。此外，fin下面的高摻雜硅層導(dǎo)致電學(xué)特性惡化，即，較低的電流密度和/或較高的導(dǎo)通電壓。如上所述，本領(lǐng)域需要一種與體硅襯底隔離的半導(dǎo)體器件結(jié)構(gòu)及其形成方法。
技術(shù)實(shí)現(xiàn)思路
本專利技術(shù)的一個實(shí)施例提出一種形成在半導(dǎo)體襯底上并與半導(dǎo)體襯底電隔離的半導(dǎo)體器件結(jié)構(gòu)及其形成方法。該結(jié)構(gòu)為由半導(dǎo)體襯底材料構(gòu)成的半導(dǎo)體器件的一部分，并通過絕緣阻擋層與該半導(dǎo)體襯底的其余部分電隔離。該絕緣阻擋層通過氧化半導(dǎo)體襯底中未被氧化阻擋層所保護(hù)的部分的各向同性氧化工藝而形成。本專利技術(shù)的一個優(yōu)點(diǎn)在于，由具有下層電隔離層而獲益的半導(dǎo)體器件，例如低泄漏finFET器件，可以由體硅晶片而不是由絕緣體上硅晶片制得。另外，本專利技術(shù)的實(shí)施例允許用與絕緣體上硅晶片不兼容的半導(dǎo)體制造工藝形成器件，以有利地使用下層電隔離層。附圖說明為了能夠詳細(xì)地理解本專利技術(shù)的上述特征，可以參考實(shí)施例對上面所簡要說明的本專利技術(shù)進(jìn)行更具體的描述，其中一些實(shí)施例在附圖中示出。然而，應(yīng)當(dāng)注意的是，附圖僅示出了本專利技術(shù)的典型實(shí)施例，因此不應(yīng)被認(rèn)為是對本專利技術(shù)范圍的限制，本專利技術(shù)可以適用于其他等效的實(shí)施例。圖I是根據(jù)本專利技術(shù)實(shí)施例的鰭式場效應(yīng)晶體管(finFET)的示意性立體圖；圖2是在圖I中截面2-2處所截取的圖I所示的finFET器件的橫截面視圖；圖3是在圖2中截面3-3處所截取的圖I所示的finFET的橫截面視圖；圖4A-E示出了依據(jù)本專利技術(shù)一個實(shí)施例而形成的電絕緣阻擋層200的示意性側(cè)視圖； 圖5A-C示出了根據(jù)本專利技術(shù)一個實(shí)施例的來自在圖2中截面3-3處所截取的橫截面視圖中的體半導(dǎo)體襯底的視圖；圖6是根據(jù)本專利技術(shù)實(shí)施例的具有多個fin結(jié)構(gòu)的finFET器件的示意性立體圖；以及圖7示出了根據(jù)本專利技術(shù)實(shí)施例的用于在半導(dǎo)體襯底上形成器件的方法步驟的流程圖。為了清楚起見，在適用的情況下，用相同的附圖標(biāo)記來表示各圖之間共同的相同要素。預(yù)期一個實(shí)施例中的特征可以包含在其他實(shí)施例中而無需進(jìn)一步敘述。具體實(shí)施例方式圖I是根據(jù)本專利技術(shù)實(shí)施例的鰭式場效應(yīng)晶體管(finFET)器件100的示意性立體圖。finFET器件100可以構(gòu)造為nMOSFET或pMOSFET，形成在體半導(dǎo)體襯底101上，并包括源極區(qū)102、漏極區(qū)103、溝道區(qū)104和柵極導(dǎo)體105。finFET器件100通過場氧化物(FOX)層110以及電絕緣阻擋層(barrier)200而與形成在體半導(dǎo)體襯底101上的其他finFET電隔離。另外，源極區(qū)102和漏極區(qū)103通過電絕緣阻擋層200相互電隔離。體半導(dǎo)體襯底101為使用本領(lǐng)域中公知的技術(shù)制造并且可以具有任何適合的晶體取向的體半導(dǎo)體襯底，包括例如(110)、(100)或(111)。在一些實(shí)施例中，體半導(dǎo)體襯底101包括體硅晶片或體硅晶片的一部分。在另一些實(shí)施例中，體半導(dǎo)體襯底101包括一種或多種其他半導(dǎo)體材料，諸如砷化鎵(GaAs)、鍺硅(SiGe)和/或鍺(Ge)。在一些實(shí)施例中，體半導(dǎo)體襯底101也可按需要摻雜，以有利于傳統(tǒng)的平面MOSFET和/或其他半導(dǎo)體器件形成在其上面。溝道區(qū)104用作finFET器件100的導(dǎo)電溝道。在一些實(shí)施例中，例如通過用本領(lǐng)域中已知的一個或多個蝕刻工藝去除周圍的材料，由體半導(dǎo)體襯底101的體半導(dǎo)體材料形成溝道區(qū)104。替代地，可以從體半導(dǎo)體襯底101的表面來外延生長溝道區(qū)104。在任一情況下，當(dāng)溝道區(qū)104最初形成在體半導(dǎo)體襯底101的表面上時，在溝道區(qū)104和體半導(dǎo)體襯底101之間不存在介電層。在本專利技術(shù)中，在形成了溝道區(qū)104之后，在溝道區(qū)104和體半導(dǎo)體襯底101的體部分之間生成電絕緣阻擋層200。下面結(jié)合圖4A-E來描述電絕緣阻擋層200和溝道區(qū)104的形成。在一些實(shí)施例中，依據(jù)finFET器件100的構(gòu)造，溝道區(qū)104經(jīng)摻雜以用作η型或P型材料。源極區(qū)102和漏極區(qū)103分別用作finFET器件100的源極區(qū)和漏極區(qū)。因此，在一些實(shí)施例中，源極區(qū)102和漏極區(qū)103包括按需要摻雜以使finFET器件100能夠用作場效應(yīng)晶體管的重?fù)诫s半導(dǎo)體區(qū)。源極區(qū)102耦接至源極接觸部(contact)，且漏極區(qū)103耦接至漏極接觸部。為了清楚起見，圖I中未示出finFETlOO的源極接觸部和漏極接觸部。柵極導(dǎo)體105用以根據(jù)需要在源極區(qū)102和漏極區(qū)103之間感生導(dǎo)電溝道。柵極導(dǎo)體105 —般包括任何適合的導(dǎo)電材料，包括摻雜多晶娃、摻雜SiGe、導(dǎo)電兀素金屬(conductive elemental metal)、導(dǎo)電元素金屬的合金、導(dǎo)電元素金屬的氮化物或娃化物 或者它們的多層結(jié)構(gòu)等。在形成了溝道區(qū)104之后，對柵極導(dǎo)體105進(jìn)行沉積、構(gòu)圖和蝕刻。場氧化物層110有助于將finFET器件100與相鄰的finFET電隔離，并且包括介電材料，諸如二氧化硅(SiO2)tj下本文檔來自技高網(wǎng)...
【技術(shù)保護(hù)點(diǎn)】
一種用于由半導(dǎo)體襯底形成器件的方法，該方法包括：由所述半導(dǎo)體襯底形成具有第一側(cè)壁和第二側(cè)壁并且由所述半導(dǎo)體襯底的材料構(gòu)成的結(jié)構(gòu)；在所述結(jié)構(gòu)的所述第一側(cè)壁上形成氧化阻擋層；以及執(zhí)行各向同性氧化工藝，以生成將所述結(jié)構(gòu)與所述半導(dǎo)體襯底的其余部分電隔離的絕緣阻擋層。
【技術(shù)特征摘要】
...
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：約翰·Y·陳，布恩·欽·劉，
申請(專利權(quán))人：輝達(dá)公司，
類型：發(fā)明
國別省市：
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