增益eDRAM存儲單元結構制造技術

本發明專利技術屬于存儲器技術領域，提出了一種改善增益型eDRAM器件結構。本發明專利技術的一種增益eDRAM單元，包括讀MOS晶體管、寫MOS晶體管、寫字線、寫位線、讀字線、讀位線，讀MOS管的柵極和寫MOS管的漏區通過金屬線連接共同構成存儲結點，寫MOS管、讀MOS管分別具有柵極介質，其特征在于，所述的寫MOS管、讀MOS管具有溝槽溝道，寫MOS管、讀MOS管的柵極介質位于硅襯底溝槽中，柵極為向下凸起的凸面圓柱狀。本發明專利技術可以明顯改善器件的數據保持特性。

【技術實現步驟摘要】

本專利技術屬于存儲器
，提出了一種改善增益型eDRAM器件結構。
技術介紹
如圖I 所示，是 intel 的 2T Gain Cell eDRAM 單元。該 Gain Cell eDRAM 100 包括寫MOS晶體管101、讀MOS晶體管102、寫字線(Write Word Line，ffffL) 105、讀字線(ReadWord Line，RWL) 106、寫位線(Write Bit Line，WBL) 107、讀位線(Read Bit Line, RBL) 108以及等效寄生電容104(等效寄生電容不是作為一個獨立器件而存在的，圖中只是示意性地單獨圖示出)。其中，寫MOS晶體管101的漏區連接于讀MOS晶體管102的柵極，MN點 103為存儲節點，等效寄生電容104 —端與103連接，另一端接地，因此，麗點的電位的高低能控制讀MOS晶體管102的導通與關斷；例如，電容104存儲電荷時，代表存儲“1”，MN點103為高電位，可以控制讀MOS晶體管102關斷。讀MOS晶體管102的一端接RBL，另一端接RWL ;寫MOS晶體管101的一端接WBL，另一端接讀MOS晶體管102的柵極。通常地，等效寄生電容104為寫MOS晶體管101的有源區寄生電容(也即漏區的寄生電容)或讀MOS晶體管102的柵電容，也或者是兩者的結合。該存儲單元基于標準邏輯工藝，其漏電途徑有三條I、通過選通管101的亞閾值漏電110 ；2、存儲結點104處的PN結漏電111 ;3、通過101和102的柵氧的漏電112。根據文獻分析和器件仿真，其中亞閾值漏電110和PN結漏電111是漏電流的主要組成部分。該單元存在的問題是漏電比較嚴重，數據保持時間太短，在65nm下采用標準邏輯工藝只有IOus左右的數據保持時間，從而刷新頻率很高，功耗增大。如圖2所示，2T Gain Cell eDRAM單元的版圖。其中201代表寫入管101的有源區，202代表寫入管的柵極，205代表讀取管102的有源區，206代表讀取管的柵極，由讀取管的柵極206和寫入管的漏區203通過金屬線207連接共同構成存儲結點204。存儲結點204處電容的大小和漏電流共同決定該存儲單元的數據存儲時間的長短，從而決定了刷新頻率的快慢和功耗的大小。而這樣的以MOS管有源區電容和柵電容構成的存儲電容是相當小的，所以其數據保持時間較短，刷新頻率要求較高。增益型eDRAM器件最大的問題是數據保持時間過小(僅為μ s量級)，尤其是當器件等比例縮小以后，問題更加突出，原因如下為了降低亞閾值漏電110，需增大襯底摻雜濃度，但是較大的襯底摻雜提高了存儲節點104附近的電場強度，PN結漏電111隨之增加，成為漏電流的主要組成部分，而104附近的高電場也可能加劇隧穿效應，引起另外的隧穿電流，因此總的漏電流并沒有減小，反而有所增大；本專利技術是65nm及以下節點揮發隨機存儲器(特別是嵌入式存儲器)的一種解決方案，可以明顯改善器件的數據保持特性。
技術實現思路
有鑒于此，本專利技術提供一種65nm及以下節點揮發隨機存儲器(特別是嵌入式存儲器)的一種解決方案，可以明顯改善器件的數據保持特性。為了達到上述目的，本專利技術提供一種增益eDRAM單元，包括讀MOS晶體管、寫MOS晶體管、寫字線、寫位線、讀字線、讀位線，讀MOS管的柵極和寫MOS管的漏區通過金屬線連接共同構成存儲結點，寫MOS管、讀MOS管分別具有柵極介質，其特征在于，寫MOS管、讀MOS管具有溝槽溝道，寫MOS管、讀MOS管的柵極介質位于硅襯底溝槽中，柵極為凸面圓柱狀。優選的，讀MOS晶體管和寫MOS晶體管的結構包括N阱雜質摻雜區域，定義于半導體基底中；有源區域，由溝槽絕緣區域隔離定義；柵極溝槽，設于N阱雜質摻雜區域中，呈凸面圓柱狀，溝槽底部具有下凸的曲面輪廓；柵極，設于柵極溝槽中；以及正常的源漏結構。 為了達到上述目的，本專利技術還提供一種一種增益eDRAM存儲器，其特征在于，包括增益單元eDRAM陣列，其包括按行和列的形式排列的多個權利要求I至3任一所述的增益eDRAM單元；行譯碼器；列譯碼器；靈敏放大器；字線驅動模塊；位線驅動模塊；邏輯控制模塊，用于控制所述字線驅動模塊和所述位線驅動模塊在讀操作、寫操作、數據保持操作以及刷新操作中的時序。附圖說明附圖I為現有技術Intel的2T Gain Cell eDRAM單元；附圖2為現有技術Intel的2T Gain Cell eDRAM單元的版圖；附圖3(a)為根據本專利技術一個實施例存儲單元的版圖；附圖3(b)為根據本專利技術一個實施例存儲單元沿著AA’和BB’兩個方向的剖面圖；附圖4(a)為根據本專利技術另一個實施例存儲單元的版圖；附圖4(b)為根據本專利技術另一個實施例存儲單元沿著AA’和BB’兩個方向的剖面圖；附圖5為本專利技術eDRAM存儲器結構示意圖；附圖6為本專利技術eDRAM存儲器結構再一個實施例溝槽溝道結構。具體實施例方式參考附圖3，為根據本專利技術一個實施例存儲單元的版圖及其剖面圖。該實施例的eDRAM單元300同樣為圖I所示的包括寫MOS晶體管、讀MOS晶體管、寫字線、寫位線、讀字線和讀字線的結構，因此，eDRAM單元300的電路結構示意圖與圖I所示的eDRAM單元的電路結構示意圖相同，寫MOS晶體管、讀MOS晶體管、寫字線、寫位線、讀字線和讀字線之間的連接關系以及所實現的功能也相同，在此不再作贅述。具體地，301代表寫入MOS管101的源區，302代表寫入MOS管的柵極，305代表讀取MOS管102的有源區，306代表讀取MOS管的柵極，由讀取MOS管的柵極306和寫入MOS管的漏區303通過金屬線307連接共同構成存儲結點304。308,309分別為寫入MOS管101、讀取MOS管102的柵極介質。寫入MOS管、讀取MOS管均為PM0S，如圖3 (b)，包含有N阱雜質摻雜區域313，定義于半導體基底中；有源區域305，由溝槽絕緣區域312隔離定義；柵極溝槽310、311，設于N阱雜質摻雜區域313中，呈凸面圓柱狀，溝槽底部具有下凸的曲面輪廓，圓柱的高(垂直側壁部分的深度)為hl、h2，圓柱底部曲面下凸的深度表示為rl、r2，一般而言，hi ^ rl，h2 ^ r2。柵極302、306，設于柵極溝槽中；柵極氧化層308、309，設于柵極溝槽之上，介于N型雜質摻雜區域313與柵極之間，為高介電常數材料(如氧化鉿)；正常的源漏摻雜結構。這里提供的一種改善增益eDRAM 2T gaincell器件的有效方法，與平面管相比，寫入管的溝槽溝道增大了晶體管的有效溝道長度(effect channel length)，使得器件在等比例縮小的同時保持一定的柵長，短溝道效應得到有效抑制，亞閾值電流110減小，因此襯底的摻雜濃度不必太高，存儲節點附近電場強度有效降低，PN結漏電111也隨之減小。這樣總的漏電流能夠有效減小，減少的程度與溝道的幾何形狀、深度(hl，rl，h2，r2)有關，如果不考慮工藝的難度，hi，rl，h2,r2越大，漏電流就越小，在工藝允許的范圍內，漏電流可以降低至少一個數量級，數據保持時間因此增大。讀取管柵極電容主要用來存儲電荷(正常情況下柵極電容大約是總存儲電容的50% 70% )，溝道/柵極溝槽將本文檔來自技高網...

【技術保護點】
一種增益eDRAM存儲單元結構，包括讀MOS晶體管、寫MOS晶體管、寫字線、寫位線、讀字線、讀位線，讀MOS管的柵極和寫MOS管的漏區通過金屬線連接共同構成存儲結點，寫MOS管、讀MOS管分別具有柵極介質，其特征在于，寫MOS管、讀MOS管具有溝槽溝道，寫MOS管、讀MOS管的柵極介質位于硅襯底溝槽中，柵極為向下凸起的凸面圓柱狀。

【技術特征摘要】

【專利技術屬性】
技術研發人員：林殷茵，李慧，
申請(專利權)人：復旦大學，
類型：發明
國別省市：