傳輸數(shù)據(jù)的裝置、系統(tǒng)及方法制造方法及圖紙

本發(fā)明專利技術(shù)提供了傳輸數(shù)據(jù)的裝置、系統(tǒng)及方法。該裝置包括：數(shù)據(jù)搬移模塊，用于讀取第一處理器核的第一發(fā)送緩沖器的配置信息，在配置信息指示第一發(fā)送緩沖器中存有需要傳輸至第二處理器核的接收緩沖器的數(shù)據(jù)時(shí)，控制DMA模塊將該數(shù)據(jù)從第一發(fā)送緩沖器傳輸至接收緩沖器，并設(shè)置中斷信息；中斷管理模塊，用于讀取中斷信息，在中斷信息指示需要向第二處理器核觸發(fā)中斷時(shí)，控制多核中斷控制器向第二處理器核觸發(fā)中斷，以便第二處理器核對(duì)接收緩沖器中的數(shù)據(jù)進(jìn)行處理。本發(fā)明專利技術(shù)實(shí)施例能夠降低處理器核在核間通信過程中的消耗，提高處理器核的業(yè)務(wù)處理能力。

【技術(shù)實(shí)現(xiàn)步驟摘要】

本專利技術(shù)涉及計(jì)算機(jī)和通信領(lǐng)域，并且具體地，涉及。
技術(shù)介紹
目前,無(wú)論是大型機(jī)還是x86架構(gòu)的個(gè)人電腦(Personal Computer, PC),都開始發(fā)展多核架構(gòu)。例如，如今的PC領(lǐng)域中兩核和四核已經(jīng)成為通常配置。此外，隨著多媒體音視頻應(yīng)用的快速發(fā)展、海量數(shù)據(jù)處理需求的增長(zhǎng)以及處理器技術(shù)的長(zhǎng)足發(fā)展，嵌入式微處理器同樣在朝著兩核、四核以及更多核的方向發(fā)展。可見，從最高端的服務(wù)器處理器到對(duì)功耗非常敏感的嵌入式處理器，所有的主流處理器架構(gòu)都走上了多核化的道路。多核之間的數(shù)據(jù)處理過程不可能完全獨(dú)立，需要協(xié)作處理，而多核之間協(xié)作就需要互相傳輸大量的數(shù)據(jù)。目前常用的核間通信方法是由發(fā)送處理器核或接收處理器核自身來(lái)負(fù)責(zé)數(shù)據(jù)的搬移以及中斷等操作，這樣就造成了各核在核間通信上的消耗隨著傳輸數(shù)據(jù) 量的增加在不斷增長(zhǎng)，導(dǎo)致部分業(yè)務(wù)無(wú)法正常處理，嚴(yán)重降低了處理器核的業(yè)務(wù)處理能力。
技術(shù)實(shí)現(xiàn)思路
本專利技術(shù)實(shí)施例提供，能夠降低處理器核在核間通信過程中的消耗，提高處理器核的業(yè)務(wù)處理能力。第一方面，提供了一種傳輸數(shù)據(jù)的裝置，包括數(shù)據(jù)搬移模塊，用于讀取第一處理器核的第一發(fā)送緩沖器的配置信息，在該配置信息指示該第一發(fā)送緩沖器中存有需要傳輸至第二處理器核的接收緩沖器的數(shù)據(jù)時(shí)，控制直接存儲(chǔ)器存取DMA模塊將該數(shù)據(jù)從該第一發(fā)送緩沖器傳輸至該接收緩沖器，并設(shè)置中斷信息；中斷管理模塊，用于讀取該中斷信息，在該中斷信息指示需要向該第二處理器核觸發(fā)中斷時(shí)，控制多核中斷控制器向該第二處理器核觸發(fā)中斷，以便該第二處理器核對(duì)該接收緩沖器中的該數(shù)據(jù)進(jìn)行處理。結(jié)合第一方面，在第一種可能的實(shí)現(xiàn)方式中，該裝置還包括配置寄存器，用于存儲(chǔ)該配置信息和該中斷信息；該數(shù)據(jù)搬移模塊具體用于從該配置寄存器讀取該配置信息，并將該中斷信息存入該配置寄存器；該中斷管理模塊具體用于從該配置寄存器讀取該中斷信肩、O結(jié)合第一方面的第一種可能的實(shí)現(xiàn)方式，在第二種可能的實(shí)現(xiàn)方式中，該裝置還包括優(yōu)先級(jí)仲裁模塊；該配置寄存器還用于存儲(chǔ)優(yōu)先級(jí)信息，該優(yōu)先級(jí)信息包括每個(gè)發(fā)送緩沖器的優(yōu)先級(jí)級(jí)別；該優(yōu)先級(jí)仲裁模塊，用于根據(jù)該優(yōu)先級(jí)信息，從存有待傳輸數(shù)據(jù)的多個(gè)發(fā)送緩沖器中選取該第一發(fā)送緩沖器，并向該數(shù)據(jù)搬移模塊發(fā)送用于指示該第一發(fā)送緩沖器的指示信息，其中該第一發(fā)送緩沖器在該存有待傳輸數(shù)據(jù)的多個(gè)發(fā)送緩沖器中優(yōu)先級(jí)最高；該數(shù)據(jù)搬移模塊具體用于根據(jù)該指示信息，從該配置寄存器中讀取該第一發(fā)送緩沖器的配置信息。結(jié)合第一方面或第一方面的第一種可能的實(shí)現(xiàn)方式或第一方面的第二種可能的實(shí)現(xiàn)方式，在第三種可能的實(shí)現(xiàn)方式中，該中斷管理模塊具體用于在該中斷信息指示該接收緩沖器中的數(shù)據(jù)量大于或等于數(shù)據(jù)量閾值時(shí)，控制該多核中斷控制器向該第二處理器核觸發(fā)中斷；或者，該中斷管理模塊具體用于在該中斷信息指示該中斷時(shí)間閾值的時(shí)長(zhǎng)結(jié)束時(shí)，控制該多核中斷控制器向該第二處理器核觸發(fā)中斷；或者，該中斷管理模塊具體用于在該中斷信息指示該數(shù)據(jù)已被從該第一發(fā)送緩沖器傳輸至該接收緩沖器時(shí)，控制該多核中斷控制器向該第二處理器核觸發(fā)中斷。結(jié)合第一方面或第一方面的第一種可能的實(shí)現(xiàn)方式或第一方面的第二種可能的實(shí)現(xiàn)方式或第一方面的第三種可能的實(shí)現(xiàn)方式，在第四種可能的實(shí)現(xiàn)方式中，該裝置還包括該DMA模塊。結(jié)合第一方面或第一方面的第一種可能的實(shí)現(xiàn)方式或第一方面的第二種可能的實(shí)現(xiàn)方式或第一方面的第三種可能的實(shí)現(xiàn)方式或第一方面的第四種可能的實(shí)現(xiàn)方式，在第五種可能的實(shí)現(xiàn)方式中，該裝置還包括編碼模塊、處理緩沖器和循環(huán)冗余校驗(yàn)CRC生成模塊；該數(shù)據(jù)搬移模塊具體用于控制該DMA模塊將該數(shù)據(jù)從該第一發(fā)送緩沖器傳輸至該處理緩沖器；該編碼模塊，用于對(duì)該數(shù)據(jù)進(jìn)行編碼，并將編碼后的該數(shù)據(jù)傳輸至該CRC生成模 塊；該CRC生成模塊，用于對(duì)編碼后的該數(shù)據(jù)進(jìn)行CRC校驗(yàn)，并將CRC校驗(yàn)后的該數(shù)據(jù)存儲(chǔ)在該處理緩沖器中；該數(shù)據(jù)搬移模塊具體用于控制該DMA模塊將CRC校驗(yàn)后的該數(shù)據(jù)從該處理緩沖器中傳輸至該接收緩沖器。結(jié)合第一方面或第一方面的第一種可能的實(shí)現(xiàn)方式或第一方面的第二種可能的實(shí)現(xiàn)方式或第一方面的第三種可能的實(shí)現(xiàn)方式或第一方面的第四種可能的實(shí)現(xiàn)方式或第一方面的第五種可能的實(shí)現(xiàn)方式，在第六種可能的實(shí)現(xiàn)方式中，該裝置還包括完整性檢測(cè)模塊，用于在所述數(shù)據(jù)搬移模塊控制所述DMA模塊將所述數(shù)據(jù)從所述第一發(fā)送緩沖器傳輸至所述接收緩沖器之前，對(duì)該數(shù)據(jù)進(jìn)行完整性檢測(cè)。第二方面，提供了一種傳輸數(shù)據(jù)的系統(tǒng)，包括至少兩個(gè)處理器核，多核中斷控制器，以及傳輸數(shù)據(jù)的裝置，其中，該至少兩個(gè)處理器核中的第一處理器核被配置有至少一個(gè)發(fā)送緩沖器，該至少兩個(gè)處理器核中的第二處理器核被配置有至少一個(gè)接收緩沖器；該至少兩個(gè)處理器核、該至少一個(gè)發(fā)送緩沖器、該至少一個(gè)接收緩沖器、該多核中斷控制器以及該裝置之間通過總線相連接；該第一處理器核用于在該至少一個(gè)發(fā)送緩沖器中的第一發(fā)送緩沖器中寫入需要傳輸至該至少一個(gè)接收緩沖器中的第一接收緩沖器的數(shù)據(jù)；該裝置，用于在該第一發(fā)送緩沖器的配置信息指示該第一發(fā)送緩沖器中存有需要傳輸至該第一接收緩沖器的數(shù)據(jù)時(shí)，控制直接存儲(chǔ)器存取DMA模塊將該數(shù)據(jù)從該第一發(fā)送緩沖器傳輸至該第一接收緩沖器，并設(shè)置中斷信息；該裝置，還用于在該中斷信息指示需要向該第二處理器核觸發(fā)中斷時(shí)，控制多核中斷控制器向該第二處理器核觸發(fā)中斷；該第二處理器核，用于響應(yīng)該裝置所觸發(fā)的中斷，并對(duì)該第一接收緩沖器中的該數(shù)據(jù)進(jìn)行處理。結(jié)合第二方面，在第一種可能的實(shí)現(xiàn)方式中，該系統(tǒng)還包括直接存儲(chǔ)器存取DMA模塊，通過總線與該至少兩個(gè)處理器核、該至少一個(gè)發(fā)送緩沖器、該至少一個(gè)接收緩沖器、該多核中斷控制器以及該裝置相連接。結(jié)合第二方面或第二方面的第一種可能的實(shí)現(xiàn)方式，在第二種可能的實(shí)現(xiàn)方式中，該系統(tǒng)還包括串行化接口，該系統(tǒng)通過該串行化接口與其它系統(tǒng)相連接；該裝置，還用于將多個(gè)該發(fā)送緩沖器中存有的待傳輸數(shù)據(jù)進(jìn)行編碼以獲取編碼后的數(shù)據(jù)，并將該編碼后的數(shù)據(jù)傳輸至至少一個(gè)接收緩沖器中的一個(gè)接收緩沖器以獲取匯聚后的數(shù)據(jù)；該串行化接口用于讀取該匯聚后的數(shù)據(jù)，并將該匯聚后的數(shù)據(jù)傳輸至該其它系統(tǒng)。第三方面，提供了一種傳輸數(shù)據(jù)的方法，包括讀取第一處理器核的第一發(fā)送緩沖器的配置信息，在該配置信息指示該第一發(fā)送緩沖器中存有需要傳輸至第二處理器核的接收緩沖器的數(shù)據(jù)時(shí)，控制直接存儲(chǔ)器存取DMA模塊將該數(shù)據(jù)從該第一發(fā)送緩沖器傳輸至該接收緩沖器，并設(shè)置中斷信息；讀取該中斷信息，并在該中斷信息指示需要向該第二處理器核觸發(fā)中斷時(shí)，控制多核中斷控制器向該第二處理器核觸發(fā)中斷，以便該第二處理器核對(duì)該接收緩沖器中的該數(shù)據(jù)進(jìn)行處理。結(jié)合第三方面，在第一種可能的實(shí)現(xiàn)方式中，根據(jù)優(yōu)先級(jí)信息，從存有待傳輸數(shù)據(jù)的多個(gè)發(fā)送緩沖器中選取該第一發(fā)送緩沖器，其中該第一發(fā)送緩沖器在該存有待傳輸數(shù)據(jù)的多個(gè)發(fā)送緩沖器中優(yōu)先級(jí)最高，其中該優(yōu)先級(jí)信息包括每個(gè)發(fā)送緩沖器的優(yōu)先級(jí)級(jí)別。結(jié)合第三方面或第三方面的第一種可能的實(shí)現(xiàn)方式，在第二種可能的實(shí)現(xiàn)方式中，在該中斷信息指示該接收緩沖器中的數(shù)據(jù)量大于或等于數(shù)據(jù)量閾值時(shí)，控制該多核中 斷控制器向該第二處理器核觸發(fā)中斷；或者，在該中斷信息指示該中斷時(shí)間閾值的時(shí)長(zhǎng)結(jié)束時(shí)，控制該多核中斷控制器向該第二處理器核觸發(fā)中斷；或者，在該中斷信息指示該數(shù)據(jù)已被從該第一發(fā)送緩沖器傳輸至該接收本文檔來(lái)自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種傳輸數(shù)據(jù)的裝置，其特征在于，包括：數(shù)據(jù)搬移模塊，用于讀取第一處理器核的第一發(fā)送緩沖器的配置信息，在所述配置信息指示所述第一發(fā)送緩沖器中存有需要傳輸至第二處理器核的接收緩沖器的數(shù)據(jù)時(shí)，控制直接存儲(chǔ)器存取DMA模塊將所述數(shù)據(jù)從所述第一發(fā)送緩沖器傳輸至所述接收緩沖器，并設(shè)置中斷信息；中斷管理模塊，用于讀取所述中斷信息，在所述中斷信息指示需要向所述第二處理器核觸發(fā)中斷時(shí)，控制多核中斷控制器向所述第二處理器核觸發(fā)中斷，以便所述第二處理器核對(duì)所述接收緩沖器中的所述數(shù)據(jù)進(jìn)行處理。

【技術(shù)特征摘要】

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：孫學(xué)全，
申請(qǐng)(專利權(quán))人：華為技術(shù)有限公司，
類型：發(fā)明
國(guó)別省市：