一種用于產(chǎn)生輸出時(shí)鐘信號的時(shí)鐘生成電路包含有脈沖發(fā)生器、延遲信號產(chǎn)生模塊以及時(shí)鐘發(fā)生器。該脈沖發(fā)生器用來產(chǎn)生第一脈沖信號；該延遲信號產(chǎn)生模塊耦接于該脈沖發(fā)生器，且用來接收該第一脈沖信號并產(chǎn)生多個(gè)第二脈沖信號，其中該多個(gè)第二脈沖信號與該第一脈沖信號之間分別具有不同的延遲量；該時(shí)鐘發(fā)生器耦接于該脈沖發(fā)生器與該延遲信號產(chǎn)生模塊，并依據(jù)該第一脈沖信號與該多個(gè)第二脈沖信號以產(chǎn)生該輸出時(shí)鐘信號。
【技術(shù)實(shí)現(xiàn)步驟摘要】
本專利技術(shù)涉及一種時(shí)鐘生成電路，尤其涉及一種可以產(chǎn)生特定工作周期并調(diào)整輸出頻率的時(shí)鐘生成電路及相關(guān)方法。
技術(shù)介紹
傳統(tǒng)上，倍頻電路通常通過鎖相回路(Phase Locked Loop, PU)來實(shí)現(xiàn),然而,利用鎖相回路來實(shí)現(xiàn)的倍頻電路會(huì)有以下三個(gè)缺點(diǎn)第一，鎖相回路對于噪聲比較敏感，亦即，其穩(wěn)定度會(huì)比較差；第二，鎖相回路的閉回路參數(shù)需要仔細(xì)設(shè)計(jì)以使得鎖相回路可以穩(wěn)定操作；第三，鎖相回路需要經(jīng)過許多的時(shí)鐘周期后才會(huì)進(jìn)入穩(wěn)定狀態(tài)。如上所述，利用鎖相回路來實(shí)現(xiàn)的倍頻電路在設(shè)計(jì)上的復(fù)雜度會(huì)比較高，且所達(dá)到的效果也并不穩(wěn)定。
技術(shù)實(shí)現(xiàn)思路
因此，本專利技術(shù)的目的之一在于提供一種時(shí)鐘生成電路及相關(guān)方法，其具有較佳的抗噪聲能力、穩(wěn)定度，且可以快速地輸出所需的時(shí)鐘信號，以解決上述問題。依據(jù)本專利技術(shù)實(shí)施例，一種用于產(chǎn)生輸出時(shí)鐘信號的時(shí)鐘生成電路包含有脈沖發(fā)生器、延遲信號產(chǎn)生模塊以及時(shí)鐘發(fā)生器。該脈沖發(fā)生器用來產(chǎn)生第一脈沖信號；該延遲信號產(chǎn)生模塊耦接于該脈沖發(fā)生器，且用來接收該第一脈沖信號并產(chǎn)生多個(gè)第二脈沖信號，其中該多個(gè)第二脈沖信號與該第一脈沖信號之間分別具有不同的延遲量；該時(shí)鐘發(fā)生器耦接于該脈沖發(fā)生器與該延遲信號產(chǎn)生模塊，并依據(jù)該第一脈沖信號與該多個(gè)第二脈沖信號以產(chǎn)生該輸出時(shí)鐘信號。依據(jù)本專利技術(shù)另一實(shí)施例，一種用于產(chǎn)生輸出時(shí)鐘信號的時(shí)鐘產(chǎn)生方法包含有產(chǎn)生第一脈沖信號；接收該第一脈沖信號并產(chǎn)生多個(gè)第二脈沖信號，其中該多個(gè)第二脈沖信號與該第一脈沖信號之間分別具有不同的延遲量；以及依據(jù)該第一脈沖信號與該多個(gè)第二脈沖信號以產(chǎn)生該輸出時(shí)鐘信號。附圖說明圖I為依據(jù)本專利技術(shù)實(shí)施例的時(shí)鐘生成電路的示意圖；圖2為依據(jù)本專利技術(shù)實(shí)施例的延遲信號產(chǎn)生模塊的示意圖；圖3為依據(jù)本專利技術(shù)實(shí)施例的時(shí)鐘發(fā)生器的示意圖；以及圖4為圖I至圖3所示的各信號的時(shí)序圖。主要元件符號說明100時(shí)鐘生成電路110脈沖發(fā)生器120延遲信號產(chǎn)生模塊130時(shí)鐘發(fā)生器210_1 210_K操作單元212、222、232延遲單元214、216、318與非門220,230延遲通道310邏輯門群組312反向器 314、316緩沖器320除頻器具體實(shí)施例方式請參考圖1，圖I為依據(jù)本專利技術(shù)實(shí)施例的時(shí)鐘生成電路100的示意圖。如圖I所示，時(shí)鐘生成電路100用來調(diào)整輸入時(shí)鐘信號CLK_IN的時(shí)鐘以及工作周期(duty cycle)以產(chǎn)生輸出時(shí)鐘信號CLK_0UT，且時(shí)鐘生成電路100包含有脈沖發(fā)生器110、延遲信號產(chǎn)生模塊120以及時(shí)鐘發(fā)生器130。在時(shí)鐘生成電路100的操作上，首先，脈沖發(fā)生器110接收輸入時(shí)鐘信號CLK_IN并產(chǎn)生具有相同頻率的第一脈沖信號P_in ;接著，延遲信號產(chǎn)生模塊120接收第一脈沖信號P_in并產(chǎn)生M個(gè)第二脈沖信號P_1 P_M，其中M個(gè)第二脈沖信號P_1 P_M與第一脈沖信號P_in之間分別具有不同的延遲量，舉例來說，在本專利技術(shù)實(shí)施例中，M個(gè)第二脈沖信號中第N個(gè)第二脈沖信號P_N與第一脈沖信號？_111之間的延遲量為(N/(M+1)) *T，其中T為第一脈沖信號P_in的周期，亦即第二脈沖信號P_1與第一脈沖信號P_in之間的延遲量為(1/(M+1)) *T、第二脈沖信號P_2與第一脈沖信號？_化之間的延遲量為(2/m)) .T、...以此類推。最后，時(shí)鐘發(fā)生器130依據(jù)第一脈沖信號P_in與M個(gè)第二脈沖信號P_1 P_M以產(chǎn)生輸出時(shí)鐘信號CLK_0UT。以下，舉例詳細(xì)說明延遲信號產(chǎn)生模塊120與時(shí)鐘發(fā)生器130的詳細(xì)電路與操作，假設(shè)M = 2，亦即延遲信號產(chǎn)生模塊120會(huì)產(chǎn)生兩個(gè)第二脈沖信號P_l、P_2，則延遲信號產(chǎn)生模塊120與時(shí)鐘發(fā)生器130的電路架構(gòu)可分別如圖2、圖3所示，且圖4為相關(guān)信號的時(shí)序圖。參見圖2所示的延遲信號產(chǎn)生模塊120，延遲信號產(chǎn)生模塊120包含有K個(gè)串接的操作單元210_1 210_K，其中操作單元的數(shù)量K可以由設(shè)計(jì)者依據(jù)第一脈沖信號P_in的頻率與延遲單元212的延遲量來決定。每一個(gè)操作單元210_1 210_K包含有三個(gè)延遲單元212、兩個(gè)與非門214、216、以及兩個(gè)延遲通道220、230，其中三個(gè)延遲單元212中第一個(gè)延遲單元用來接收第一脈沖信號P_in,延遲通道220包含有一個(gè)延遲單元222,且延遲通道230包含有2個(gè)延遲單元232。此外，在本實(shí)施例中，延遲單元212、222、232均具有相同的延遲量。此外，參見圖3所示的時(shí)鐘發(fā)生器130，時(shí)鐘發(fā)生器130包含有邏輯門群組310以及除頻器320 (在本實(shí)施例中，除頻器320可以為D型正反器)，其中邏輯門群組310包含有反向器312、兩個(gè)緩沖器314、316以及與非門318。在延遲信號產(chǎn)生模塊120與時(shí)鐘發(fā)生器130的操作上，延遲信號產(chǎn)生模塊120接收第一脈沖信號P_in,并輸出兩個(gè)第二脈沖信號P_1、P_2,其中第二脈沖信號P_1與第一脈沖信號P_in之間的延遲量為(T/3)，而第二脈沖信號P_2與第一脈沖信號P_in之間的延遲量為(2T/3)。詳細(xì)來說，請參考圖2，延遲信號產(chǎn)生模塊120中的延遲單元212的數(shù)量經(jīng)過設(shè)計(jì)，以使得操作單元210_1 210_K中只會(huì)有特定操作單元的兩個(gè)與非門214、216會(huì)輸出低電壓電平的脈沖(亦即兩個(gè)與非門214、216中每一個(gè)與非門的兩個(gè)輸入端會(huì)同時(shí)具有邏輯“I”)。換句話說，會(huì)輸出低電壓電平脈沖的特定操作單元，其兩個(gè)與非門214、216所接收到的兩個(gè)信號分別為第一脈沖信號P_in以及經(jīng)由多個(gè)延遲單元212延遲近一個(gè)周期的第一脈沖信號P_in。舉例來說，假設(shè)第一脈沖信號P_in的周期為T，且每一個(gè)延遲單元212的延遲量為(T/9)，則第三個(gè)操作單元210_3會(huì)輸出具有低電壓電平的脈沖，而其它的操作單元?jiǎng)t不會(huì)輸出任何低電壓電平的脈沖。上述特定操作單元中兩個(gè)與非門214、216所輸出脈沖的相位與第一脈沖信號P_in大致上相同。接著，兩個(gè)與非門216、214所輸出脈沖分別經(jīng)由延遲通道220、230的延遲之后，分別產(chǎn)生兩個(gè)第二脈沖信號？_11_2，其中由于延遲通道220中的延遲單元222的數(shù)量是延遲單元212數(shù)量的(1/3)，故第二脈沖信號？_1與第一脈沖信號？_化之間的延遲量會(huì)是(T/3);類似地，由于延遲通道230中的延遲單元232的數(shù)量是延遲單元212數(shù)量的(2/3)，故第二脈沖信號P_2與第一脈沖信號P_in之間的延遲量會(huì)是(2T/3)。 接著，時(shí)鐘發(fā)生器130接收第一脈沖信號P_in與兩個(gè)第二脈沖信號P_l、P_2,并據(jù)以產(chǎn)生第三時(shí)鐘信號？_0機(jī)。參見圖4，第三時(shí)鐘信號P_out的頻率為第一脈沖信號？_化的三倍。接著，除頻器320對第三時(shí)鐘信號P_out進(jìn)行除頻操作以產(chǎn)生輸出時(shí)鐘信號CLK_OUT，其中輸出時(shí)鐘信號CLK_0UT的頻率為第一脈沖信號P_in的I. 5倍，且其工作周期為50%。如上所述，本專利技術(shù)的時(shí)鐘生成電路100利用數(shù)字方式來產(chǎn)生輸出時(shí)鐘信號CLK_OUT,因此具有較佳的抗噪聲能力，且本專利技術(shù)的時(shí)鐘生成電路100并非為閉回路，因此具有較佳的穩(wěn)定性。此外，由于時(shí)鐘生成電路100不需要如鎖相回路需要經(jīng)過許多的時(shí)鐘周期后才會(huì)進(jìn)入鎖定狀態(tài)，因此可以快速地輸出所需的時(shí)鐘信號。此外，圖2、3所示的延遲信號產(chǎn)生模塊120與時(shí)鐘發(fā)生器130針本文檔來自技高網(wǎng)...
【技術(shù)保護(hù)點(diǎn)】
一種用于產(chǎn)生輸出時(shí)鐘信號的時(shí)鐘生成電路，包含有：脈沖發(fā)生器，用來產(chǎn)生第一脈沖信號；延遲信號產(chǎn)生模塊，耦接于所述脈沖發(fā)生器，用來接收所述第一脈沖信號并產(chǎn)生多個(gè)第二脈沖信號，其中所述多個(gè)第二脈沖信號與所述第一脈沖信號之間分別具有不同的延遲量；以及時(shí)鐘發(fā)生器，耦接于所述脈沖發(fā)生器與所述延遲信號產(chǎn)生模塊，并依據(jù)所述第一脈沖信號與所述多個(gè)第二脈沖信號以產(chǎn)生所述輸出時(shí)鐘信號。
【技術(shù)特征摘要】
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：王佳祥，
申請(專利權(quán))人：英屬開曼群島商恒景科技股份有限公司，
類型：發(fā)明
國別省市：
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