一種系統時鐘的動態調整方法和電路技術方案

本發明專利技術公開了一種系統時鐘的動態調整方法和電路，依據本發明專利技術，通過對鎖相環配置寄存器配置操作的讀取來關斷鎖相環時鐘輸出的方式，動態設置鎖相環的配置值，由硬件自動完成鎖相環的關斷，相應地，通過計時控制，匹配鎖相環模式變換的時間，開啟鎖相環時鐘輸出，從而，保證了鎖相環時鐘的完整性。這種時鐘切換，由片上的硬件替換CPU來實現，既減輕了軟件的負擔和時序控制，提高了系統時鐘的可靠性，也減輕了CPU的負擔。

【技術實現步驟摘要】

本專利技術涉及一種系統時鐘動態調整方法和電路,具體是涉及一種SoC (System onChip，片上系統)中系統時鐘的動態調整方法和電路。
技術介紹
涉及到系統時鐘的動態調整，不可避免的會使用一個概念，就是IP核(Intellectual Property core,知識產權核)。IP核是一段具有特定電路功能的硬件描述語言程序，該程序與集成電路工藝無關，可以移植到不同的半導體工藝中去生產集成電路-H-* I I 心/T O利用IP核設計電子系統，引用方便，修改基本元件的功能容易。具有復雜功能和商業價值的IP核一般具有知識產權，盡管IP核的市場活動還不規范，但是仍有許多集成電路設計公司從事IP核的設計、開發和營銷工作。IP核有兩種，與工藝無關的VHDL(Very-High-Speed Integrated Circuit Hardware Description Language,超高速硬件描述語言，IEEE-1076，簡稱87版硬件描述語言)程序稱為軟核；具有特定電路功能的集成電路版圖稱為硬核。硬核一般不允許更改，利用硬核進行集成電路設計難度大，但是容易成功流片。再一類IP核稱為固核。不同的IP核可能屬于不同的時鐘域，隨著SoC芯片設計復雜度的增加，基于IP核集成和片上設計自身的需要，其內部時鐘設計越來越復雜，一個SoC芯片內部通常存在若干個時鐘域，且存在越來越多的趨勢，那么，由時鐘網絡引起的系統動態管理成為近年來研究的重點。通常，一顆SoC芯片的工作狀態變化很大，在一些應用中可能需要所有的片上模塊協同工作，而在另一些應用中可能僅需要其中的部分模塊工作，這就會涉及到動態的開關芯片內部模塊的時鐘，并動態的配置芯片內部模塊的時鐘頻率，且不同的時鐘域可能在不同的時間段內還存在不同的工作模式，工作模式之間的轉換對系統時鐘的調整影響也會很大。因此,系統時鐘調整的方法對SoC性能的影響會非常大。在SoC上，工作時鐘源自其內部集成的鎖相環(PLL，Phase Locked Loop)，圖I表示鎖相環的電氣原理，它可以對外部的晶振輸入時鐘進行鑒相，濾波，壓控振蕩等實現芯片需要的頻率時鐘。由于觸發器和鎖存器是時序電路的基本存儲單元，這種模擬電路的結構屬性導致從改變到穩定輸出，鎖相環會經歷一個不穩定輸出的狀態，稱為亞穩態，并且這一狀態是不可控的。如，對于一個觸發器，在時鐘觸發沿前，數據必須保持一個setup時間不變，并且在時鐘觸發沿后數據也必須保持一個hold的時間不變，若輸入數據的保持時間不能滿足setup或hold需求，則觸發器判決錯誤，不能正確將數據存儲，這是觸發器輸出處于隨機的O或者I的不穩定狀態。針對亞穩態，當進行跨時鐘域操作時,鎖相環會預留一個powerdown (電源中斷)的接口來避免不穩定輸出，或者提供一個lock (鎖定)信號，標志鎖相環進入穩定狀態。然而，在時鐘的頻率進行改變時，鎖相環自身并不穩定，為保證時鐘質量，芯片都需要兩個時鐘源，也就是晶振時鐘和鎖相環時鐘。當需要進行時鐘配置時，PLL就進入了一個不穩定的狀態，這個狀態的時鐘質量是無法保證的(甚至帶有毛刺)，這對整個芯片的影響是非常大的，此時一般需要首先將工作時鐘切換到外部晶振時鐘域上，然后再配置鎖相環，當確保鎖相環穩定輸出后，再把時鐘切回到鎖相環新的輸出時鐘。這樣的增加了 CPU的負擔，而且對于不同的PLL實時性很差一有的PLL通過lock信號指示時鐘穩定，有的PLL必須等待固定的時間才能保證時鐘的穩定。
技術實現思路
因此，本專利技術的目的在于提供一種基于硬件實現的系統時鐘的動態調整方法和電路，這種電路依據鎖相環的工作原理，保證系統時鐘的可靠性，并降低CPU的負擔。依據本專利技術一個方面的一種系統時鐘的動態調整電路，應用于SoC,包括 配置電路，控制鎖相環的配置寄存器，以在該配置寄存器發生寫操作時，產生一個標志 信號; 跨時鐘域同步器，連接所述讀電路，以把所述標志信號同步鎖相環時鐘域； 門控電路，該門控電路的門極連接所述跨時鐘域同步器，而主控輸入端子連接鎖相環時鐘輸出信號端； 控制計數器，連接在跨時鐘域同步器或其前級電路，以在所述寫操作對應的鎖相環模式變換結束時，控制前級對應的標志信號的翻轉。依據本專利技術另一個方面的一種系統時鐘的動態調整方法，應用于SoC，包括以下步驟 1)在配置時鐘域當鎖相環的配置寄存器發生寫操作時，生成一個標志信號； 2)把所述標志信號同步到鎖相環時鐘域； 4)經由一門控電路輸出的鎖相環時鐘輸出信號受控于被同步到鎖相環時鐘域的所述標志信號而關斷； 5)在所述寫操作對應的鎖相環模式變換結束時，控制所述標志信號的翻轉。依據本專利技術，通過對鎖相環配置寄存器配置操作的讀取來關斷鎖相環時鐘輸出的方式，動態設置鎖相環的配置值，由硬件自動完成鎖相環的關斷，相應地，通過計時控制，匹配鎖相環模式變換的時間，開啟鎖相環時鐘輸出，從而，保證了鎖相環時鐘的完整性。這種時鐘切換，由片上的硬件替換CPU來實現，既減輕了軟件的負擔和時序控制，提高了系統時鐘的可靠性，也減輕了 CPU的負擔。上述系統時鐘的動態調整電路，還包括把所述讀電路連接到OSC而將所述標志信號同步到OSC時鐘域的跨時鐘域同步電路，以控制鎖相環采樣新配置的時間。上述系統時鐘的動態調整方法，通過計時控制確定鎖相環模式變換結束與否，該計時控制觸發于所述配置寄存器寫操作信號。上述系統時鐘的動態調整方法，所述計時控制通過對OSC脈沖計數的方式實現。上述系統時鐘的動態調整方法，針對不同的鎖相環模式變換匹配相應的計時時間。上述系統時鐘的動態調整方法，把所述標志信號同步到OSC時鐘域，控制鎖相環采樣新配置值的時間。附圖說明圖I為鎖相環原理框圖。圖2為依據本專利技術的一種系統時鐘的動態調整的原理框圖。具體實施例方式首先借助說明書附圖I簡述鎖相環原理，鎖相環是指一種電路或者模塊，它用在通信的接收機中對接收到的信號進行處理，并從其中提取某個時鐘的相位信息。或者說，對于接收到的信號，仿制一個時鐘信號，使得這兩個信號從某種角度來看是同步的(或者說，相干的)。由于鎖定情形下(即完成捕捉后)，該仿制的時鐘信號相對于接收到的信號中的時鐘信號具有一定的相差，所以很形象地稱其為鎖相器。在圖I所示的結構中，鑒相器用來鑒別輸入信號Ui與輸出信號Uo之間的相位差，并輸出誤差電壓Ud。Ud中的噪聲和干擾成分被低通性質的環路濾波器濾除，形成壓控振蕩器(VCO)的控制電壓Uc。Uc作用于壓控振蕩器的結果是把它的輸出振蕩頻率fo拉向環·路輸入信號頻率fi，當二者相等時，環路被鎖定，稱為入鎖。維持鎖定的直流控制電壓由鑒相器提供，因此鑒相器的兩個輸入信號間留有一定的相位差。在SoC中，鎖相環作為頻率合成電路，提供系統時鐘。如
技術介紹
部分所述，當前為了提高鎖相環的穩定性，保證系統時鐘的質量，芯片需要兩個時鐘源，OSC時鐘和PLL時鐘，正常模式下，PLL提供芯片所需要的時鐘，但當PLL進入不穩定狀態或者發生錯誤時，OSC時鐘可以臨時充當工作時鐘使芯片以較低的效率工作。在系統工作時，經常需要改變PLL的輸出時鐘，這時候PLL的時鐘就進入一個短暫的不穩定狀態，而此時的不穩定時鐘對于芯片來說是致命的，因此我們設計了電路控制，確保PLL本文檔來自技高網...

【技術保護點】
一種系統時鐘的動態調整電路，應用于SoC，其特征在于，包括：配置電路，控制鎖相環的配置寄存器，以在該配置寄存器發生寫操作時，產生一個標志信號；跨時鐘域同步器，連接所述讀電路，以把所述標志信號同步鎖相環時鐘域；門控電路，該門控電路的門極連接所述跨時鐘域同步器，而主控輸入端子連接鎖相環時鐘輸出信號端；？控制計數器，連接在跨時鐘域同步器或其前級電路，以在所述寫操作對應的鎖相環模式變換結束時，控制前級對應的標志信號的翻轉。

【技術特征摘要】

【專利技術屬性】
技術研發人員：孫曉寧，陸崇心，張洪柳，劉大銪，
申請(專利權)人：山東華芯半導體有限公司，
類型：發明
國別省市：