具有精確可調閾值的高速差分比較器電路制造技術

本發明專利技術提供一種具有精確可調閾值電壓的高速差分比較器電路。提供差分參考電壓信號以控制比較器的閾值電壓。參考信號的共模電壓優選地跟蹤由比較器電路處理的差分高速串行數據信號的共模電壓。

【技術實現步驟摘要】
【國外來華專利技術】具有精確可調閾值的高速差分比較器電路
技術介紹
高速差分比較器(或者限幅器)在高速串行接ロ( “HSSI”)應用(例如用于在印刷電路板(“PCB”)上的兩個或者更多集成電路(“1C”)器件之間的數據信號傳送)中發揮重要作用。時鐘和數據恢復(“CDR”)電路、判決反饋均衡器(“DFE”)電路和眼查看器電路都通常使用高速比較器以對輸入信號(例如高速串行數據信號)采樣/限幅以確定(做出判決)輸入信號的邏輯或者數據電平在每個時間瞬間是否為ニ進制I或者ニ進制O。已知的高速差分比較器的閾值電壓通常固定于零伏持。然而在許多應用中，具有可變差分閾值的高速比較器電路將合乎需要。例如，如果輸入數據信號的眼圖在豎直方向上(即關干與特定信號電壓電平對應的水平軸)不對稱，則用非零閾值對該數據信號采樣可以有利地提供裕度以求更低錯誤率。(數據信號的眼圖是由來自信號的多個數據位在信號的單個単位區間上的疊加而產生的。単位區間(“Π”)是數據信號中的任何一位的持續時間。典型眼圖的水平軸是時間而豎軸是信號電壓。)另一例子是眼查看器設計，該設計可以受益于 讓可變閾值采樣器掃描輸入信號以重建眼圖。(眼查看器電路可以是如下電路，該電路分析隨時間的輸入數據信號以便收集和組裝關于該信號的信息，該信息適合于提供指示數據信號的眼圖的圖形顯示或者其它輸出。)本公開內容解決前述種類的需要。
技術實現思路
根據公開內容的某些可能方面，通過向高速差分比較器電路添加額外差分晶體管對向該電路給予可變閾值電壓。比較器閾值的差分電壓可以由添加的參考生成電路精確控制。也可以維持參考電壓的共模以與輸入信號的共模相同，從而使變化最小。公開內容的更多特征、它的性質和各種優點將從附圖和下文具體描述中變得更清TL·, ο附圖說明圖I是示例性的已知差分比較器電路的簡化示意框圖。圖I也包括若干示例性的信號波形，這些信號波形描繪在圖I的電路的各種操作條件之下在該電路中的各種點或者節點的信號狀態。比對相同水平時間軸繪制圖I的所有波形，流逝時間沿著該時間軸向右增加。圖2是若干信號波形采樣的簡化圖，這些信號波形采樣已經都疊加于ー個単位區間上以產生眼圖或者眼型圖。此圖在說明公開內容的某些可能方面時有用。圖3是在說明公開內容的某些其它可能方面時有用的另ー簡化眼型圖。圖4是在說明公開內容的更多其它可能方面時有用的又一簡化眼型圖。圖5大體上類似于圖I、但是示出了根據公開內容某些可能方面的具有可控可變閾值電壓的差分比較器電路的一個示例實施例。圖6是根據公開內容的某些可能方面的可以與圖5中所示類型的電路結合使用的電路的一個示例實施例的簡化示意框圖。圖7是根據公開內容的某些可能方面的可以用于在圖6和圖5的電路之間產生連接的電路的一個示例實施例的簡化示意框圖。圖8是根據公開內容的某些可能方面的可以用于控制圖6中的某些電路元件的電路的ー個示例實施例的簡化框圖。圖9是根據公開內容的某些可能方面的圖8類型的電路的一個替代實施例的簡化示意圖。圖10是根據本專利技術的某些可能方面的可以與圖6、圖7、圖8和/或圖9 一起使用的又一電路的ー個不例實施例的簡化框圖。具體實施例方式在圖I中示出了典型收發器電路中的示例性的已知高速差分比較器電路10。電路10是“差分”電路，因為它接收和處理高速串行數字(即ニ進制)數據信號，該信號實際上 是兩個互補(或者差分)信號Vip和Vin。換而言之，當Vip處于它的兩個(ニ進制)電壓中的較高電壓時，Vin處于它的兩個(ニ進制)電壓中的較低電壓。類似地，無論Vip何時在它的兩個電壓中的較低電壓，Vin在它的兩個電壓中的較高電壓。雖然串行數據信號因此實際上是兩個互補信號，但是這里將有時以單數形式(例如“數據信號”、“串行數據信號”等)引用它，并且這可以適用于輸入數據信號、輸出數據信號(也通常在顯示中為差分。)或者電路中別處的任何其它差分信號。例如，輸入數據信號有時可以僅縮寫為Vip (或者由Vip代表性地指示)。類似地，差分輸出數據信號D和DB有時可以僅縮寫為OUT (或者由OUT代表性地指示)。在有必要對形成差分信號對的兩個互補信號進行單獨引用吋，每個這樣的單獨信號可以稱為差分信號的組成。如圖I中所示，比較器電路10包括相互并聯連接于電源電壓VCC與接地電壓VSS之間的兩個相似電路。這些電路中的一個電路包括PMOS晶體管20a、NMOS晶體管30a和NMOS晶體管40a，這些晶體管的源扱-漏極路徑相互串聯連接(以剛才已經提到晶體管的順序)于VCC與可連接到接地的節點50之間。比較器10的其它電路包括PMOS晶體管20b、NMOS晶體管30b和NMOS晶體管40b，這些晶體管的源極-漏極路徑相互串聯連接(以剛才提到的順序)于VCC與節點50之間。晶體管20a和晶體管30a的柵極相互連接并且也連接到在晶體管20b和晶體管30b的源極-漏極路徑之間的數據輸出節點Vop或者D。晶體管20b和晶體管30b的柵極相互連接并且也連接到在晶體管20a和30b的源極-漏極路徑之間的互補數據輸出節點Von或者DB。晶體管20a的源極-漏極路徑由與該源極_漏極路徑并聯連接的開關22a選擇性地可短路。晶體管20b的源極-漏極路徑類似地由與該源極-漏極路徑并聯連接的開關22b選擇性地可短路。無論何時確立時鐘信號CLKB (即無論CLKB在圖I中所示CLKB波形中何時為邏輯I或者高)，開關22a和開關22b都電閉合。無論何時不確立時鐘信號CLKB (即無論CLKB在圖I中所示CLKB波形中何時為邏輯O或者低)，開關22a和22b都電斷開。閉合開關22使晶體管20的源極-漏極路徑短路。晶體管20a和晶體管20b的柵極經由開關24選擇性地相互連接。無論何時確立CLK,開關24都電閉合(由此互連晶體管20a和晶體管20b的柵極)。無論何時確立CLKB，開關24都電斷開。向晶體管40a的柵極施加Vip。向晶體管40b的柵極施加Vin。節點50經由開關52選擇性地可連接到VSS。無論何時確立時鐘信號CLK，開關52都電閉合(由此將節點50連接到VSS)。(CLK是CLKB的補碼(邏輯反碼)。)無論何時確立CLK，開關52都電斷開。所有開關22、24和52通常是晶體管開關。向D型觸發器(“DFF”)電路60的相似命名的互補輸入施加描述至此的電路的互補數據輸出D和DB。DFF 60由采樣時鐘信號CLKS鐘控。如從圖I的下部分中所示波形(比對相同(共同)水平時間軸描繪所有波形，流逝時間沿著該時間軸從左向右増加)可見，CLKS通常與CLK在相位上相差約90度(即在時間上相對于CLK延遲)。(CLKB當然與CLK在相位上相差180度。)DFF 60由CLKS鐘控以在CLKS中的每個上升沿(或者電平轉變)上對D和DB采樣。DFF 60隨后輸出它在它如剛才描述的那樣對D和DB采樣時發現的邏輯電平(作為它的DATA輸出信號)。在CLK/CLKB信號的其中確立CLKB(即CLKB為邏輯I或者處于它的較高電壓電平)的階段期間，比較器10在可以稱為復位狀態的狀態中，在該復位狀態中，Vop(或者D) 和Von(或者DB)均等于VCC(因為開關22a和22b均電閉合)。然而，在CLK/CLKB信號的其中確立CLK(即CLK為邏輯I或者處于它的較高電壓電平本文檔來自技高網...

【技術保護點】

【技術特征摘要】
【國外來華專利技術】2010.03.11 US 12/722,3191.一種差分比較器電路，包括 第一電路和第二電路，相互并聯連接于電源電壓源與可連接到接地的第一節點之間，所述第一電路包括第一輸出部分和第一 NMOS晶體管,所述第二電路包括第二輸出部分和第二 NMOS晶體管，差分輸入信號的第一組成和第二組成分別連接到所述第一 NMOS晶體管的柵極和所述第二 NMOS晶體管的柵極； 第三NMOS晶體管，具有它的與所述第一 NMOS晶體管的源極-漏極路徑并聯連接的源極_漏極路徑； 第四NMOS晶體管，具有它的與所述第二匪OS晶體管的源極-漏極路徑并聯連接的源極_漏極路徑；以及 差分參考電壓源，連接到所述第三NMOS晶體管的柵極和所述第四NMOS晶體管的柵極。2.根據權利要求23所述的電路，還包括 第一選擇性地可閉合開關電路和第二選擇性地可閉合開關電路，分別與所述第一 PMOS晶體管的源極-漏極路徑和所述第二 PMOS晶體管的所述源極-漏極路徑并聯連接； 第三選擇性地可閉合開關電路，連接于所述第一 PMOS晶體管的柵極和第二 PMOS晶體管的所述柵極之間；以及 第四選擇性地可閉合開關電路，連接于所述第一節點與接地之間，其中所述第四開關電路響應于時鐘信號的確立而閉合、否則斷開，并且其中所述第一開關電路、所述第二開關電路和所述第三開關電路響應于所述時鐘信號的補碼的確立而閉合、否則斷開。3.根據權利要求I所述的電路，還包括 寄存器電路，具有連接到所述第一輸出部分和所述第二輸出部分的差分數據輸入。4.根據權利要求2所述的電路，還包括 寄存器電路，具有連接到所述第一輸出節點和所述第二輸出節點的差分數據輸入，其中所述寄存器電路由在所述時鐘信號的確立與所述時鐘信號的所述補碼的確立之間確立的采樣時鐘信號鐘控以對由所述差分數據輸入指示的數據進行采樣和存儲。5.根據權利要求I所述的電路，其中所述差分參考電壓源包括 所述差分輸入信號的所述第一組成和所述第二組成的共模電壓源；以及 運算放大器電路，具有第一輸入，連接到所述第一組成和所述第二組成的所述共模電壓源；第二輸入，連接到所述差分參考電壓的共模電壓源；以及輸出，提供用于所述差分參考電壓的所述共模電壓源的控制信號。6.根據權利要求5所述的電路，其中所述差分參考電壓的所述共模電壓源包括 PMOS晶體管，具有柵極，連接到所述運算放大器電路的所述輸出；以及源極-漏極路徑，與電阻器網絡串聯連接于所述電源電壓源與接地之間。7.根據權利要求6所述的電路，其中所述電阻器網絡包括 第一抽頭式電阻器，串聯連接于所述PMOS晶體管的所述源極-漏極路徑與提供所述差分參考電壓的所述共模電壓的節點之間；以及 第二抽頭式電阻器，串聯連接于提供所述差分參考電壓的所述共模電壓的所述節點與接地之間。8.根據權利要求7所述的電路，其中提供所述差分參考電壓的所述共模電壓的所述節點連接到所述運算放大器電路的所述第二輸入。9.根據權利要求7所述的電路，其中所述第一抽頭式電阻器包括 在沿著所述第一抽頭式電阻器的相應不同點的多個第一抽頭，并且其中所述電路還包括 第一多個開關，每個開關選擇性地將所述第一抽頭中的相應第一抽頭連接到供應所述差分參考電壓的第一組成的第一參考電壓節點。10.根據權利要求9所述的電路，其中所述第二抽頭式電阻器包括 在沿著所述第二抽頭式電阻器的相應不同點的多個第二抽頭，并且其中所述電路還包括 第二多個開關，每個開關選擇性地將所述第二抽頭中的相應第二抽頭連接到供應所述差分參考電壓的第二組成的第二參考電壓節點。11.根據權利要求10所述的電路，還包括 路由電路，用于將所述第一參考電壓節點可控地連接到所述第四NMOS晶體管或者所述第三NMOS晶體管中的任何一個NMOS晶體管的所述柵極而又將所述第二參考電壓節點可控地連接到所述第四NMOS晶體管和所述第三NMOS晶體管中的另一 NMOS晶體管的所述柵極。12.根據權利要求10所述的電路，還包括 用于控制所述第一開關中的哪一個開關將閉合并且所述第二...

【專利技術屬性】
技術研發人員：丁瑋琦，潘明德，
申請(專利權)人：阿爾特拉公司，
類型：
國別省市：