一種能抑制電源噪聲的低電壓壓控振蕩器制造技術

本實用新型專利技術公布了一種能抑制電源噪聲的低電壓壓控振蕩器，所述電源噪聲濾波器消耗的電壓裕量較小，對電源噪聲的抑制能力高，利于壓控振蕩器在低電壓下工作。本實用新型專利技術和現行以源極跟隨器為核心的電源噪聲濾波器相比，電源電壓能降低33%。本實用新型專利技術包括一個環路振蕩器和一個電源噪聲濾波器，輸入的控制電壓在調整環路振蕩器的振蕩頻率的同時，還通過電平轉換器的升壓作為電源噪聲濾波器的參考電壓。本實用新型專利技術可用于各種鎖相環系統中，特別是低電源電壓的鎖相環系統。（*該技術在2022年保護過期，可自由使用*）

【技術實現步驟摘要】

本專利技術屬于鎖相環技術中的壓控振蕩器領域，是ー種能抑制電源噪聲的低電源電壓壓控振蕩器，能夠改善鎖相環的時鐘抖動特性，適用于低功耗設計。
技術介紹
壓控振蕩器是鎖相環的重要組成部分，壓控震蕩器的輸出時鐘經過分頻和鎖相環的輸入參考時鐘比較，再經過鑒相、濾波，實現時鐘相位鎖定、時鐘抖動過濾、頻率綜合等鎖相環功能。壓控振蕩器的基本結構是環形振蕩器，環形振蕩器的振蕩頻率由輸入的控制電 壓決定，理想情況下壓控振蕩器的輸出時鐘的振蕩頻率和控制電壓成線性關系。壓控振蕩器產生的時鐘的邊沿出現在理想時間點的前后，這種邊沿位置的不確定經過幾個時鐘周期的累加，反映到鎖相環輸出，會產生較大的時鐘抖動。在數據通信領域，時鐘抖動會使采樣時鐘和被采樣的數據相位偏移，特別是在高速數據通信中，由于每個數據的采樣時間窗ロ較短，時序上的偏差有可能使采樣時鐘的邊沿錯過數據采樣窗ロ，產生誤碼，影響通信系統的穩定性。壓控振蕩器輸出的時鐘抖動的主要來源是電源電壓的噪聲，這種噪聲引起組成環形振蕩器的各個延時單元延遲時間的不確定，導致振蕩頻率隨電源電壓而變化。開關電源產生的電壓紋波是壓控振蕩器工作電源上噪聲的主要來源之一；其次在芯片系統集成中，鎖相環通常和大規模數字電路集成在一個芯片上，大量數字電路在工作中由于寄存狀態的翻轉向電源線注入大量的噪聲。為減小壓控振蕩器產生的時鐘抖動，現行的方法通常是在芯片輸入電源和環形振蕩器之間插入ー個源極跟隨器，隔離來自電源的噪聲。但是源極跟隨器所消耗的電壓裕量會使得現行壓控振蕩器在低電源電壓下的實現變得困難，不利于低功耗設計；其次在采用先進的深亞微米技術甚至納米技術エ藝下，源極跟隨器的主要元件NMOS晶體管在飽和エ作區的輸出電阻變小，對電源噪聲的隔離效果并不理想。本專利專利技術了一種高效隔離電源噪聲的新型濾波器結構，該結構消耗的電壓裕量較小，利于壓控振蕩器在低電源電壓下エ作；本專利技術還克服了先進エ藝下器件特性變差的缺陷，較好地阻隔來自電源的噪聲。
技術實現思路
本專利技術是ー種能抑制電源噪聲的低電壓壓控振蕩器，包含一個環形振蕩器和ー個電源噪聲濾波器。所述環形振蕩器的振蕩頻率由輸入的參考電壓控制，所述環形振蕩器的偏置電壓來自所述電源噪聲濾波器的輸出。由于所述電源噪聲濾波器對于電源噪聲的隔離作用，所述環形振蕩器的振蕩頻率不受電源噪聲的影響。所述環形振蕩器工作在負反饋模式，包含一串首尾相連的相同的延時單元，每個延時單兀有ー對差分輸入端、ー對差分輸出端、ー個電壓控制端和ー個電壓偏置端，延遲單元的個數由實際應用所要求的振蕩頻率范圍決定。每級延時單元的差分輸入端和上級延時単元的差分輸出端連接，每級延時單元的差分輸出端和下級延時単元的差分輸入端連接，這樣首尾相連形成環形電路。所有延時單元的電壓控制端短接在一起，電壓控制端的電壓來自外部輸入信號，控制每個延時単元的延遲時間。電壓偏置端接所述電源噪聲濾波器的輸出端。所述延時單元電路結構包括第一和第二 PMOS晶體管和第一至第四NMOS晶體管。所述第一和第二 PMOS晶體管的源極短接在一起，和所述電壓偏置端連接，第一和第二 PMOS晶體管的柵極分別作為延時單元的正相輸入端和反相輸入端，第一和第二 PMOS晶體管的漏極分別作為延時単元的反相輸出端和正相輸出端。第一和第二 NMOS晶體管的漏極分別接反相輸出端和正相輸出端，其柵極短接，并作為所述延時単元的電壓控制端，其源極均接地。第三和第四NMOS晶體管的漏極分別接反相輸出端和正相輸出端，其柵極分別接正相輸出端和反相輸出端，其源極分別接地。第三和第四NMOS晶體管構成交叉耦合結構，形成一個負電阻，與第一和第二 NMOS晶體管并聯。所述電源噪聲濾波器包含ー個PMOS晶體管、一個運算放大器和ー個電平轉換器。所述電平轉換器一端和所述電壓控制端相連，另一端和所述運算放大器的反相輸入端連 接，所述電平轉換器實現電平的變化，用來升高電壓控制端輸入的電壓，為所述運算放大器的反相輸入端提供參考電壓。所述運算放大器的輸出端接所述PMOS晶體管的柵極，正相輸入端和所述PMOS晶體管的漏極相連，所述PMOS晶體管的源極接電源電壓，所述PMOS晶體管的漏極作為所述電源噪聲濾波器的輸出。所述運算放大器和PMOS晶體管構成ー個負反饋環路，使所述電源噪聲濾波器的輸出穩定在電平轉換器的輸出電壓，實現抑制電源電壓的噪聲。另外，運算放大器的反相輸入端可以是ー個獨立的參考電壓。該裝置消耗的電壓裕量較小，適用于低電壓電路設計。附圖說明圖I所示為現行壓控振蕩器結構。圖2所示為ー種現行延時單元電路結構。圖3所示為本專利技術提出的能抑制電源噪聲的壓控振蕩器結構。具體實施方式圖I是現行使用的ー種壓控振蕩器結構，包括延時單元11至13、NMOS晶體管14和電平轉換器15。所述延時単元11至13首尾環形相連組成環形振蕩器，延時單元級數由實際要求的振蕩頻率范圍決定，延時單元的延遲時間由電壓控制端V。決定。NMOS晶體管14和電平轉換器15組成電源噪聲濾波器，NMOS晶體管14工作在飽和區，形成源極跟隨器，其源極電壓由參考電壓Vqi減去ー個Ves決定，和電源電壓無關，有效地阻隔了電源上的噪聲電壓，所述源極電壓為所述環形振蕩器的偏置電壓\。電平轉換器15通過對\的升壓為NMOS晶體管14提供適當的參考電壓VCH。圖2為所述環形振蕩器中延時單元的電路結構，包括PMOS晶體管21和22、NMOS晶體管23至26。PMOS晶體管21和22的源極短接并由電壓偏置端Vk供電，PMOS晶體管的21和22的柵極連接差分輸入IP和IN、漏極分別和NMOS晶體管23和24的漏極相連。NMOS晶體管23和24的源極接地、柵極和電壓控制端V。短接在一起，NMOS晶體管23和24作為差分結構的電阻負載，其漏極作為差分輸出OP和0N。所述延時単元的延遲時間與輸出端OP和ON的輸出電阻和在該節點的電容的乘積成正比，通過輸入電壓控制端V。改變NMOS晶體管23和24的電阻值，就能調節延時單元的延遲時間。NMOS晶體管25和26的源極接地，漏極和柵極交叉耦合連接，并和輸出端OP和ON連接，該結構用于抑制共模信號，促使由延時單元組成的所述環形振蕩器工作在差分放大的模式。圖I所示壓控振蕩器工作時在所述延時単元的輸出端產生差分時鐘信號，當所述延時單元的輸入端與輸出端IP、IN、OP、ON達到相同的電平吋，Vk需要至少大于2Vgs才能保證晶體管21、22、25和26導通工作。NMOS晶體管14工作在飽和區，Vai必須大于VK+Ves，也即電源電壓必須大于3Ves才能保證圖I所示壓控振蕩器的正常直流偏置。在深亞微米和納米エ藝條件下，電源電壓已低至IV或IV以下，上述正常直流偏置的要求已經限制了所述壓控振蕩器結構在低電源電壓下的應用。其次，在先進的深亞微米和納米エ藝條件下，NMOS晶體管14的溝道長度調制效應非常顯著，電源電壓的變化會導致NMOS晶體管的電流的變 化，對電源噪聲的抑制能力大大下降，時鐘抖動增加。最后，NMOS晶體管14的襯底端接地，不和源極短接，來自襯底的電壓變化在源極和襯底間形成噪聲，改變晶體管14中的工作電流，引起時鐘抖動的增加。圖3所示為本專利技術提出的能抑制電源噪聲的壓控振蕩器結構，包括由延時單元組成的環形振蕩器、電平轉換器15本文檔來自技高網...

【技術保護點】
一種能抑制電源噪聲的低電壓壓控振蕩器，其特征是包括至少一個環路振蕩器和一個電源噪聲濾波器，電源噪聲濾波器一端連接電源電壓，另一端與環路振蕩器相連；環路振蕩器的電壓偏置端連接電源噪聲濾波器，另一端接地。

【技術特征摘要】
1.ー種能抑制電源噪聲的低電壓壓控振蕩器，其特征是包括至少ー個環路振蕩器和一個電源噪聲濾波器，電源噪聲濾波器一端連接電源電壓，另一端與環路振蕩器相連；環路振蕩器的電壓偏置端連接電源噪聲濾波器，另一端接地。2.根據權利要求書I所述的ー種能抑制電源噪聲的低電壓壓控振蕩器，其中的環形振蕩器特征是包含一串首尾相連的相同的延時單元，每個延時單元有ー對差分輸入端、ー對差分輸出端、一個電壓控制端和一個電壓偏置端，姆級延時單兀的差分輸入端和上級延時単元的差分輸出端連接，每級延時單元的差分輸出端和下級延時単元的差分輸入端連接，這樣首尾相連形成環形電路；所有延時單元的電壓控制端短接在一起，電壓控制端的電壓來自外部輸入信號；電壓偏置端接所述電源噪聲濾波器的輸出端；環形振蕩器工作在負反饋模式。3.根據權利要求書2所述的的ー種能抑制電源噪聲的低電壓壓控振蕩器，其中的環形振蕩器特征是其中的延時單元級數由具體設計所需的振蕩頻率范圍決定，所述環形振蕩器的結構既可以由差分放大延時單元構成，也可以由單端信號延時單元組成；所述壓控振蕩器中的環形振蕩器可以是有源器件構成的，也可以是無源器件構成的。4.根據權利要求書I所述的ー種能抑制電源噪聲的低電壓壓控...

【專利技術屬性】
技術研發人員：蓋偉新，何金杰，
申請(專利權)人：無錫芯騁微電子有限公司，
類型：實用新型
國別省市：