計算機系統技術方案

計算機系統（100）具備：主存儲裝置（101）；處理執行部（111），依次執行在多個虛擬處理器上執行的處理；1次高速緩沖存儲器（113），在多個虛擬處理器間共享；2次高速緩沖存儲器（107），具有按照虛擬處理器的處理器數分割的多個存儲區域，各存儲區域與各虛擬處理器建立對應，各存儲區域存儲與該存儲區域建立了對應的虛擬處理器所利用的數據；上下文存儲器（103），存儲每個虛擬處理器的上下文；虛擬處理器控制部（104），進行虛擬處理器的上下文的保存及恢復；1次高速緩沖控制部（112）；以及2次高速緩沖控制部（106）。

【技術實現步驟摘要】
【國外來華專利技術】
本專利技術涉及如下的計算機系統在能夠分時執行至少2個以上虛擬處理器的虛擬多處理器中，能夠有效地對多層級高速緩沖存儲器進行高速緩沖訪問。
技術介紹
在計算機系統中，各種各樣的功能逐年增加，系統變得復雜化。對此，有基于軟件的POSix軟件線程(thread)(例如參照非專利文獻1、2)等多軟件線程編程等，但是軟件線程間的性能干擾較大，系統設計比較困難。最近，為了容易進行多種功能相獨立的性能設計，推進了多內核、硬件多線程(例如參照非專利文獻3)或者虛擬多處理器(例如參照專利文獻I)的技術。 進而，為了使每個處理器內核、線程或虛擬處理器的性能設計更加容易，對于影響處理性能的高速緩沖存儲器，例如在專利文獻2中提出了如下的機構將處理器所共有的芯片上高速緩沖存儲器的多個路(way)分配給每個處理器的組，并進行管理。另外，軟件線程中的線程切換粒度，由于切換的軟件處理而產生開銷(overhead)，所以通常以大約數百微秒 數秒的較大間隔進行。在多內核、硬件多線程中，能夠同時執行多個程序。虛擬多處理器通常以低于數百微秒的粒度進行處理器切換。在先技術文獻專利文獻專利文獻I :專利第3 813930號公報專利文獻2 :專利第3620473號公報非專利文獻非專利文獻I :Bradford Nichols, Dick Buttlar, Jacqueline ProulxFarrell 著“Pthreads programing”。，Reilly Japan, 1998 年 5 月 I 日非專利文獻2 =David R. Butenhof 著 “Posix 線程編程” ASCII，1998 年 11 月非專利文獻3 :“Intel (R) hyper threading technology”，，,因特網 <URL:http://www. intel. co. jp/jp/t echnology/platform-technology/hyper-threading/index. htm>專利技術的概要專利技術所要解決的課題近年來，對了應對多種多樣的功能增加，要求兼顧基于高速化的性能提高以及每個功能的獨立性能設計的易化。在面向嵌入設備的處理器內核中，也推進了超過IGHz的高速化。但是，距離處理器內核近的存儲器(上級層級的存儲器)的動作速度逐漸成為進行處理器的高速化方面的障礙。如專利文獻2所示的對處理器進行分割的技術，在距離處理器內核近的I次高速緩沖存儲器中，路數增加或分割控制電路的復雜化成為向高速化的阻礙。此外，隨著處理器內核、硬件多線程、虛擬處理器的增加，分割的路數、高速緩沖線數等成正比地增加，需要大容量的I次高速緩沖存儲器。而且，大容量的高速緩沖存儲器的搭載成為向高速化的阻礙。
技術實現思路
本專利技術是為了解決上 述課題而做出的，其目的在于，提供一種計算機系統，實現基于高速化的性能提高以及每個功能的獨立性能設計的易化，并且不需要搭載大容量的高速緩沖存儲器。解決課題所采用的手段為了達成上述目的，本專利技術的一個方面的計算機系統具備主存儲裝置，保持數據；第I處理執行部，設置在具有虛擬多處理器機構的第I處理器內，依次執行在多個虛擬處理器上執行的處理；第I共享高速緩沖存儲器，在所述多個虛擬處理器間共享，存儲所述多個虛擬處理器所利用的數據；分割高速緩沖存儲器，具有按照虛擬處理器的處理器數分割的多個存儲區域，各所述存儲區域與各所述虛擬處理器建立對應，各所述存儲區域存儲與該存儲區域建立了對應的虛擬處理器所利用的數據，該分割高速緩沖存儲器是存儲層級比所述第I共享高速緩沖存儲器更下級的高速緩沖存儲器；第I上下文存儲器，按每個虛擬處理器存儲與該虛擬處理器對應的上下文；虛擬處理器控制部，按照在所述第I處理執行部中執行處理的虛擬處理器的切換請求，將在所述第I處理執行部中正執行處理的虛擬處理器的上下文保存到所述第I上下文存儲器中，并將存儲在所述第I上下文存儲器中的、接下來要在所述第I處理執行部中執行的虛擬處理器的上下文設定到所述第I處理執行部中；第I共享高速緩沖控制部，在所述第I共享高速緩沖存儲器發生了高速緩沖缺失的情況下進行控制，該控制用于從所述分割高速緩沖存儲器讀入發生了高速緩沖缺失的數據，并將讀入的數據寫入所述第I共享高速緩沖存儲器；以及分割高速緩沖控制部，在所述分割高速緩沖存儲器發生了高速緩沖缺失的情況下進行控制，該控制用于從所述主存儲裝置讀入發生了高速緩沖缺失的數據，并將讀入的數據寫入與在所述第I處理執行部中正執行處理的虛擬處理器建立了對應的存儲區域。根據該構成，在第I處理執行部中正執行處理的虛擬處理器所請求的數據未存儲在第I共享高速緩沖存儲器中的情況下，從分割高速緩沖存儲器讀入數據。向分割高速緩沖存儲器的數據訪問能夠比向主存儲裝置的數據訪問更高速地進行。因此，能夠降低虛擬處理器的切換時的切換損失。因此，使每個虛擬處理器的性能設計容易，并且通過使距離第I處理器近的第I共享高速緩沖存儲器的電路簡化，第I處理器的高速化變得容易。此外，通過共享距離第I處理器近的第I共享高速緩沖存儲器，對第I共享高速緩沖存儲器而言，使用小容量的高速緩沖存儲器即可，優化了芯片成本。因此，能夠提供一種計算機系統，實現基于高速化的性能提高及每個功能的獨立性能設計的易化，并且不需要搭載大容量的高速緩沖存儲器。此外，上述計算機系統也可以是，還具備第2處理執行部，設置在與所述第I處理器不同且具有虛擬多處理器機構的第2處理器內，依次執行在所述多個虛擬處理器上執行的處理；第2共享高速緩沖存儲器，在所述第2處理執行部中執行處理的所述多個虛擬處理器間共享，存儲所述多個虛擬處理器所利用的數據，該第2共享高速緩沖存儲器是存儲層級比所述分割高速緩沖存儲器更上級的高速緩沖存儲器 ’第2共享高速緩沖控制部，在所述第2共享高速緩沖存儲器發生了高速緩沖缺失的情況下進行控制，該控制用于從所述分割高速緩沖存儲器讀入發生了高速緩沖缺失的數據，并將讀入的數據寫入所述第2共享高速緩沖存儲器；以及整合性維持部，進行用于維持存儲在所述第I共享高速緩沖存儲器中的數據和存儲在所述第2共享高速緩沖存儲器中的數據的整合性的處理；所述虛擬處理器控制部還按照在所述第2處理執行部中執行處理的虛擬處理器的切換請求，將在所述第2處理執行部中正執行處理的虛擬處理器的上下文保存到所述第I上下文存儲器中，并將存儲在所述第I上下文存儲器中的、接下來要在所述第2處理執行部中執行的虛擬處理器的上下文設定到所述第2處理執行部中，所述分割高速緩沖控制部在所述分割高速緩沖存儲器發生了高速緩沖缺失的情況下進行控制，該控制用于從所述主存儲裝置讀入發生了高速緩沖缺失的數據，并將讀入的數據寫入與在所述第I處理執行部或所述第2處理執行部中正執行處理的虛擬處理器建立了對應的存儲區域。根據該構成，在具備多個虛擬多處理器的計算機系統中，也能夠使每個虛擬處理 器的性能設計容易，并且通過使分別距離第I處理器及第2處理器近的第I共享高速緩沖存儲器及第2共享高速緩沖存儲器的電路簡化，能夠容易進行第I處理器及第2處理器的高速化。此外，也可以是，所述第I處理器具有多個硬件線程及多線程化(threading)機構，所述第I處理執行部通過硬件實現線程的執行，所述計算機系統還本文檔來自技高網...

【技術保護點】

【技術特征摘要】
【國外來華專利技術】...

【專利技術屬性】
技術研發人員：森田晃之，古賀義宏，中島廣二，
申請(專利權)人：松下電器產業株式會社，
類型：
國別省市：