一種基于FPGA的高性能多路FIR數字抽取濾波器及其讀寫方法技術

一種基于FPGA的高性能多路FIR數字抽取濾波器及其讀寫方法，它包括時分復用模塊、時序控制模塊、地址控制模塊、雙口RAM存儲模塊、運算系數配置模塊、濾波運算模塊和解時分復用模塊，該濾波器需要使用所在的FPGA內的乘法器的個數E=[[M/2]/D]，同時令P=[M/D]，Q=[P/2]。本發明專利技術有效地避免了讀寫沖突造成的誤操作、容易在FPGA內實現、節省了FPGA內數量很有限的高速硬核乘法器、方便后續濾波運算的實現、在FPGA內實現的數字電路具有很高的時序性能。采用本設計的讀寫策略方案使濾波方法在FPGA內的實現變得十分容易，數據流都是直接送給下級運算單元，降低了方法實現的復雜度。

【技術實現步驟摘要】

本專利技術涉及數字濾波器，尤其是采用可編程邏輯器件實現的數字濾波器，具體地說是一種基于FPGA的高性能多路FIR數字抽取濾波器及其讀寫方法。
技術介紹
目前，數字濾波在圖像處理、語音識別和模式識別等數字信號處理中占有重要地位。與模擬濾波器相比，數字濾波器可以滿足濾波器幅度和相位特性的嚴格要求，可以克服模擬濾波器所無法克服的電壓漂移、溫度漂移和噪聲等問題。數字濾波器包括有限沖激響應(FIR)濾波器和無限沖激響應(IIR)濾波器兩大類，其中的HR濾波器可以保證嚴格的線性相位。同時由于其實現結構主要是非遞歸的，因此HR濾波器可以穩定工作。HR濾波器被廣泛用于各類數字信號處理系統中實現卷積、相關、自適應濾波、正交插值等處理。隨著數字信號處理的發展，信號的處理、編碼、傳輸和存儲等工作量越來越大。為了節省工作量及存儲空間，在一個信號處理系統中常常需要不同的采樣率處理，以及這些不同采樣率信號之間的相互轉換。在這種情況下，多速率數字信號處理產生并發展起來。它的應用給系統設計帶來了許多好處，例如，降低系統實現的復雜度、降低計算復雜度、降低傳輸速率、減少存儲量等。抽取濾波器是基于軟件無線電技術的數字通信系統中廣泛運用的一種有效線性濾波器。由于其輸入和輸出數據速率具有線性的倍數關系的特點，這樣具有了多數率信號處理的特性，是實現數字通信系統中接收機數字下變頻(DDC)的重要技術。對于非實時系統和低速采樣系統，FIR濾波器的運算可在CPU或DSP處理器上采用軟件實現。但是對于無線通訊、雷達以及工業控制，甚至語音信號處理等一些實時性要求較高的系統，由于HR運算計算量過大，受到乘法器和加法器電路的限制，采用DSP軟件可能無法實現，因此采用可編程邏輯器件便是最好的方法。目前FIR濾波器大致有以下幾種實現方法(1)使用單片通用數字濾波器集成電路。單片通用數字濾波器使用簡單方便，但由于字長和階數的規格較少，不能完全滿足實際需要。雖可采用多片擴展來滿足，但會增加體積和功耗，因而在實際中受到一定限制。(2)采用DSP器件實現。由于有專門的函數可供調用，因此使用DSP器件設計FIR 濾波器相對較簡單，其應用也最為廣泛。其唯一缺點是程序順序執行，盡管DSP器件性能不斷提高，但在某些實時性要求極高的場合中受到限制。(3)采用可編程邏輯器件實現。隨著可編程邏輯器件的容量和速度的不斷增加，實現單片系統集成已經成為可能。利用可編程邏輯器件實現HR濾波器，由于實現的是硬件并行方法，因此特別適用于某些實時性要求高的場合
技術實現思路
本專利技術的目的是針對HR濾波器實現的問題，提出一種采用可編程邏輯器件實現的基于FPGA的高性能多路HR數字抽取濾波器及其讀寫方法。本專利技術的技術方案是一種基于FPGA的高性能多路FIR數字抽取濾波器，它包括時分復用模塊、時序控制模塊、地址控制模塊、雙口 RAM存儲模塊、運算系數配置模塊、濾波運算模塊和解時分復用模塊，該濾波器的倍抽取為D，具有N個通道、M個濾波系數和L位數據寬度，該濾波器需要使用所在的FPGA內的乘法器的個數E = ，同時令P = ，Q = 時分復用模塊TDM 通過N個通道采集N個L位的待濾波數據，將各通道的并行數據輸入轉化為1個通道的L位串行數據輸出，并產生同步信號Syncjn ；時序控制模塊TIME_CTRL 根據同步信號Syncjn產生其它模塊的控制信號和同步后的串行數據；地址控制模塊ADDR_CTRL 根據時序控制模塊的控制信號產生雙口 RAM存儲模塊的2E個讀地址信號、1個寫地址信號和1個寫使能信號；雙口 RAM存儲模塊DPRAM 用于存儲時序控制模塊同步后的待濾波數據，將串行數據按照寫地址寫入以后，再按照讀地址讀出，轉換為符合濾波運算方法結構的串行數據，數據讀出后對無效數據進行過濾，再通過2E個L位寄存器輸出至濾波運算模塊；運算系數配置模塊C0MP_C0EF 用于產生濾波運算的M個相關系數，根據控制信號，配置濾波運算需要的M個系數；濾波運算模塊C0MP_0PE 通過2E個L位寄存器從雙口 RAM存儲模塊中讀取2E個 L位串行數據，配合運算系數配置模塊的M個相關系數完成數據的濾波運算，模塊內包括了 FPGA內的E個乘法器；解時分復用模塊TDDM 完成N個通道濾波輸出數據的解復用。本專利技術的雙口 RAM存儲模塊DPRAM為一個，包括FPGA內的2E個雙口 RAM存儲單元，由BLOCK RAM生成；各雙口 RAM存儲單元均設有一個端口寫，一個端口讀，讀寫地址獨立，完成數據讀寫操作；數據讀出以后再對無效數據進行過濾。本專利技術的雙口 RAM存儲模塊用于改變原始的待濾波數據的結構，轉換為符合濾波運算方法結構的串行數據，數據讀出以后對無效數據進行過濾。一種基于FPGA的高性能多路HR數字抽取濾波器的讀寫方法，基于FPGA的高性能多路HR數字抽取濾波器，其特征是它包括分配RAM的大小步驟；在雙口 RAM存儲模塊中根據寫使能信號和寫地址信號對待濾波數據進行寫數據的步驟，根據讀地址信號進行讀數據的步驟，數據讀出以后對無效數據進行過濾的步驟和在濾波運算模塊中進行濾波運算步馬聚ο本專利技術的分配RAM的大小步驟包括所使用的FPGA內的每一個乘法器需要對應使用FPGA內的2個L*MN bit的雙口 RAM存儲單元，E個乘法器一共使用FPGA內的2E個L*MN bit的雙口 RAM存儲單元，均由 FPGA 內的 BLOCK RAM 實現；N個通道的地址分配規律通道0 對應的地址依次為 0、N、2N、3N··· (M_4)N、(M_3)N、(M_2)N、(M-I)N ；通道1 對應的地址依次為 1、N+1、2N+1、3N+1... (M_4)N+1、(M_3)N+1、(M_2)N+1、(M-I) N+1 ； 。。。通道N-2 對應的地址依次為 N-2、2N-2、3N-2、4N-2... (M_3)N_2、(M_2)N_2、(M_2) N-2、MN-2 ；通道N-I 對應的地址依次為 N-1、2N-1、3N-1、4N-1... (M-3)N-1、(M_2)N_1、(M-I) N-UMN-I ；每個通道對應位置的地址比前一個通道對應位置的地址增加1，從通道0開始增加到通道N-I，一共N個通道，依此類推。本專利技術的根據寫使能信號和寫地址信號對待濾波數據進行寫數據的步驟包括①產生寫使能信號輸入待濾波數據有效時均為高電平；輸入待濾波數據無效時均為低電平。②產生寫地址信號寫使能信號高電平期間，每隔1個時鐘周期依次進行0 MN-I的模麗計數，計數值每次+1 ；寫使能信號低電平期間，寫地址保持不變。③進行寫操作寫使能信號高電平期間，輸入的串行待濾波數據根據對應的寫地址信號寫入RAM存儲單元中相應的位置，每隔1個時鐘周期依次寫入1個數據；具體的順序為N個通道對應的第1個數據依次寫入，接著N個通道對應的第2個數據依次寫入，依此類推，直到N個通道對應的M個數據全部寫入；寫使能信號低電平期間，沒有數據寫入。本專利技術的根據讀地址信號進行讀數據的步驟包括①產生個讀地址的首地址的臨時信號讀地址1的首地址的臨時信號變化規律第1個地址賦值為(D-I)N ；之后每隔DN 個時鐘周期進行1次0 MN-I的模麗計數，計數值每次+DN ；讀地址3的首地址的臨時信號變化規律第本文檔來自技高網...

【技術保護點】

【技術特征摘要】

【專利技術屬性】
技術研發人員：楊進，
申請(專利權)人：南京中興特種軟件有限責任公司，
類型：發明
國別省市：