數(shù)據(jù)處理系統(tǒng)技術(shù)方案

本發(fā)明專利技術(shù)提供一種數(shù)據(jù)處理系統(tǒng)，包括具有發(fā)起單元（１０５）的第一半導(dǎo)體集成電路和具有目標(biāo)單元（１１２）的第二半導(dǎo)體集成電路，發(fā)起單元對目標(biāo)單元發(fā)送請求包，目標(biāo)單元對發(fā)起單元發(fā)送響應(yīng)包，進(jìn)行分割處理連接。具有對發(fā)起單元發(fā)送的請求包數(shù)量和接收的響應(yīng)包的數(shù)量的差值即可同時并行處理的請求數(shù)量計(jì)數(shù)的可同時并行處理的請求數(shù)量計(jì)數(shù)電路，控制響應(yīng)包發(fā)送數(shù)以使上述可同時并行處理的請求數(shù)量計(jì)數(shù)電路的計(jì)數(shù)值在目標(biāo)單元能處理的可同時并行處理的請求數(shù)量以下。能動態(tài)地將可同時并行處理的請求數(shù)量變?yōu)檫m當(dāng)?shù)臄?shù)，從而抑制發(fā)行請求包到取得響應(yīng)包的最大等待時間。使基于可同時并行處理的請求數(shù)量的可變流控制成為可能。

【技術(shù)實(shí)現(xiàn)步驟摘要】

本專利技術(shù)涉及用分割處理接口連接多個半導(dǎo)體集成電路的數(shù)據(jù)處理系統(tǒng)的分割處理接口控制。
技術(shù)介紹
對片上系統(tǒng)(SoC)的性能要求或功能要求逐年提高，預(yù)計(jì)這種情況今后也將繼續(xù)。伴隨于此，集成在SoC上的電路量增加，為了搭載所增加的電路，微細(xì)化技術(shù)進(jìn)一步高度化，但是這些由于相乘效果，使掩模成本等SoC的開發(fā)費(fèi)用急劇增加。因此，SoC提供商為了提高收益所需的批量生產(chǎn)數(shù)量即合算線近年急速上升，預(yù)計(jì)該傾向?qū)^續(xù)。即使是現(xiàn)在，也存在全面使用尖端工藝來開發(fā)SoC，但還達(dá)不到合算線的案件，預(yù)想今后這樣的案件的比率會進(jìn)一步提高。因此，今后為了同時實(shí)現(xiàn)尖端工藝制品合算性的確保、個別顧客的應(yīng)對，預(yù)計(jì)ASSP和ASIC分離構(gòu)建體系將擴(kuò)大，該ASSP和ASIC分離構(gòu)建體系是用尖端工藝將多個品種中公共的功能作為ASSP進(jìn)行開發(fā)，用廉價(jià)工藝將顧客應(yīng)對部分作為ASIC進(jìn)行開發(fā)的。ASSP(Application?Specific?Standard?Product)意味著將特定領(lǐng)域作為對象，將功能特別化的通用LSI。ASIC(Application?Specific?Integrated?Circuit)意味著為了某特定用途而設(shè)計(jì)、制造的專用LSAI，也稱作定制芯片等。在ASSP和ASIC分離構(gòu)架體系中，芯片間傳送的重要級高。尤其是從搭載主CPU的ASSP向搭載外圍功能的ASIC的訪問性能是重要的。以往，作為芯片間接口，常常使用PCI(Peripheral?ComponentsInterconnect)等以數(shù)十兆赫茲左右工作的并行總線，但是在并行總線中，端子數(shù)多，所以芯片成本容易上升，必要的布線多，所以具有搭載芯片的基板的成本容易上升的課題。-->因此，將工作頻率提高到數(shù)百兆赫茲以上，削減端子數(shù)的串行接口作為芯片間接口成為必要。在以這樣的頻率工作的芯片間接口中，采用以數(shù)十兆赫茲工作的并行總線的基于握手信號的流控制的安裝是困難的。在專利文獻(xiàn)1中公開了如下的接口協(xié)議:為了使總線能在高速頻率下工作，發(fā)行一側(cè)LSI具有將表示接收一側(cè)LSI能同時處理幾個指令或同時接收幾個數(shù)據(jù)的值在初始化時被加載的計(jì)數(shù)器，發(fā)行指令或數(shù)據(jù)時將計(jì)數(shù)器減量，在收到就緒信號時將計(jì)數(shù)器增量，如果計(jì)數(shù)器變?yōu)?，就抑制指令或數(shù)據(jù)的發(fā)行。據(jù)此，發(fā)行一側(cè)LSI不確認(rèn)來自接收一側(cè)LSI的忙信號，就能對接收一側(cè)LSI進(jìn)行指令或數(shù)據(jù)的發(fā)行。指令或數(shù)據(jù)的發(fā)行一側(cè)LSI能管理接收一側(cè)LSI的指令緩沖器或數(shù)據(jù)緩沖器的狀態(tài)，所以即使總線以高速進(jìn)行工作，也能不基于握手高效地發(fā)行指令或數(shù)據(jù)。專利文獻(xiàn)2記載的技術(shù)中，發(fā)送裝置11不取得來自響應(yīng)裝置21的響應(yīng)確認(rèn)而連續(xù)發(fā)送信息幀，根據(jù)來自計(jì)數(shù)裝置12的最大可同時并行處理的請求數(shù)量和已發(fā)送的信息幀的數(shù)量的一致結(jié)果，使接著要發(fā)送的信息幀的詢問位為“1”進(jìn)行發(fā)送。發(fā)送裝置11接收來自響應(yīng)裝置的終止位為“1”的響應(yīng)幀，使其詢問位為“0”，不取得數(shù)據(jù)接收裝置的響應(yīng)確認(rèn)而再連續(xù)發(fā)送信息幀。據(jù)此，能進(jìn)行響應(yīng)未確認(rèn)的信息幀的連續(xù)發(fā)送，并且響應(yīng)確認(rèn)能立刻發(fā)回，提高數(shù)據(jù)效率。[專利文獻(xiàn)1]日本特開2001-202327號公報(bào)[專利文獻(xiàn)2]日本特開平05-336194號公報(bào)
技術(shù)實(shí)現(xiàn)思路
根據(jù)上述專利文獻(xiàn)中記載的技術(shù)，不依靠握手信號線就能實(shí)現(xiàn)流控制，所以能將發(fā)起單元(initiator)和目標(biāo)單元之間的信號的工作高速化。據(jù)此，能理解在串行接口，代替基于以往的握手信號的流控制，基于可同時并行處理的請求數(shù)量的流控制是有用的。本專利技術(shù)者還進(jìn)一步研究能有助于從發(fā)行請求到取得響應(yīng)的等待時間的抑制、低耗電的基于可同時-->并行處理的請求數(shù)量的流控制。本專利技術(shù)者與它關(guān)聯(lián)，研究流控制的可變性、可變流控制引起的中斷處理延遲的可能性的回避、接口信號的隱秘性的提高等，完成本專利技術(shù)。本專利技術(shù)的目的在于，實(shí)現(xiàn)等待時間的抑制和低耗電的基于可同時并行處理的請求數(shù)量的流控制。本專利技術(shù)的其他目的在于，實(shí)現(xiàn)基于可同時并行處理的請求數(shù)量的可變流控制成為可能的數(shù)據(jù)處理系統(tǒng)。本專利技術(shù)的其他目的涉及芯片間的中斷信息的通信，在于避免可變流控制引起的中斷處理延遲的可能性。從本說明書的記述和附圖，本專利技術(shù)的上述和其他目的和新的特征變得清楚。如果簡單說明本申請中描述的專利技術(shù)中代表性的概要，就如下所述。[1]數(shù)據(jù)處理系統(tǒng)包括具有發(fā)起單元的第一半導(dǎo)體集成電路、具有目標(biāo)單元第二半導(dǎo)體集成電路、連接上述發(fā)起單元和上述目標(biāo)單元的接口信號線，上述發(fā)起單元將請求包發(fā)送給上述目標(biāo)單元，上述目標(biāo)單元將響應(yīng)包發(fā)送給上述發(fā)起單元，進(jìn)行分組的分割處理接口。在該數(shù)據(jù)處理系統(tǒng)中，上述發(fā)起單元具有將上述發(fā)起單元發(fā)送的請求包的數(shù)量和接收的響應(yīng)包的數(shù)量的差分值即可同時并行處理的請求數(shù)量計(jì)數(shù)的可同時并行處理的請求數(shù)量計(jì)數(shù)電路，上述可同時并行處理的請求數(shù)量計(jì)數(shù)電路的計(jì)數(shù)值成為目標(biāo)單元能處理的可同時并行處理的請求數(shù)量以下地控制響應(yīng)包發(fā)送數(shù)。通過該控制，能動態(tài)地將可同時并行處理的請求數(shù)量變更為適當(dāng)?shù)臄?shù)，從而抑制發(fā)行請求包到取得響應(yīng)包的最大等待時間。[2]在項(xiàng)1中，上述目標(biāo)單元具有保持能處理的可同時并行處理的請求數(shù)量的可同時并行處理的請求數(shù)量寄存器時，上述發(fā)起單元讀出上述可同時并行處理的請求數(shù)量寄存器的值，并控制請求包發(fā)送數(shù)，以使上述讀出的值為上述可同時并行處理的請求數(shù)量計(jì)數(shù)電路的計(jì)數(shù)值以下。據(jù)此，按照上述可同時并行處理的請求數(shù)量寄存器中設(shè)定的值，能控制上述請求包發(fā)送數(shù)。-->[3]在項(xiàng)1中，上述目標(biāo)單元具有保持能處理的可同時并行處理的請求數(shù)量的可同時并行處理的請求數(shù)量寄存器時，上述發(fā)起單元在上述可同時并行處理的請求數(shù)量寄存器中設(shè)定可同時并行處理的請求數(shù)量，并控制請求包發(fā)送數(shù)，以使上述設(shè)定的值為上述可同時并行處理的請求數(shù)量計(jì)數(shù)電路的計(jì)數(shù)值以下。據(jù)此，發(fā)起單元在上述可同時并行處理的請求數(shù)量寄存器設(shè)定所需的值，能控制上述請求包發(fā)送數(shù)。[4]在項(xiàng)1中，上述發(fā)起單元使用與請求包相同的傳送路線對上述目標(biāo)單元發(fā)送中斷包，上述目標(biāo)單元根據(jù)接收的中斷包，生成中斷信號。據(jù)此，關(guān)于對從發(fā)起單元一側(cè)向目標(biāo)單元一側(cè)發(fā)行的中斷請求的中斷響應(yīng)性的等待時間，也能可變控制。[5]在項(xiàng)1中，上述目標(biāo)單元使用與響應(yīng)包相同的包傳送路線對上述發(fā)起單元發(fā)送中斷包，上述發(fā)起單元根據(jù)接收的中斷包，生成中斷信號。據(jù)此，關(guān)于對從目標(biāo)單元一側(cè)對發(fā)起單元一側(cè)發(fā)送的中斷請求的中斷響應(yīng)性的等待時間，也能可變控制。[6]在項(xiàng)2或3中，上述目標(biāo)單元具有能保持與上述可同時并行處理的請求數(shù)量寄存器中保持的最大可同時并行處理的請求數(shù)量對應(yīng)的數(shù)量的信息包的數(shù)據(jù)的多個緩沖器，切斷向沒有必要保持與上述可同時并行處理的請求數(shù)量寄存器中保持的可同時并行處理的請求數(shù)量對應(yīng)的數(shù)量的信息包的數(shù)據(jù)的緩沖器的電力供給。據(jù)此，能有助于響應(yīng)請求包的目標(biāo)單元的低耗電。[7]在項(xiàng)2或3中，上述目標(biāo)單元具有能保持與上述可同時并行處理的請求數(shù)量寄存器中保持的最大可同時并行處理的請求數(shù)量對應(yīng)的數(shù)量的信息包的數(shù)據(jù)的多個緩沖器，切斷向沒有必要保持與上述可同時并行處理的請求數(shù)量寄存器中保持的可同時并行處理的請求數(shù)量對應(yīng)的數(shù)量的信息包的數(shù)據(jù)的緩沖器的時鐘供給。據(jù)此，能有助于響應(yīng)請求包的目標(biāo)單元的低耗電。[8]在項(xiàng)1中，上述發(fā)起單元對上述目標(biāo)單元供給用于將請求包譯碼的第一密鑰和用于將響本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種數(shù)據(jù)處理系統(tǒng)，包括：具有發(fā)起單元的第一半導(dǎo)體集成電路；具有目標(biāo)單元的第二半導(dǎo)體集成電路；以及連接上述發(fā)起單元和上述目標(biāo)單元的接口信號線，上述發(fā)起單元將請求包發(fā)送給上述目標(biāo)單元，上述目標(biāo)單元將響應(yīng)包發(fā)送給上述發(fā)起單元，據(jù)此來進(jìn)行包基的分割處理連接，其中：　上述發(fā)起單元具有對已發(fā)送的請求包的數(shù)量和接收到的響應(yīng)包的數(shù)量的差分值即可同時并行處理的請求數(shù)量進(jìn)行計(jì)數(shù)的可同時并行處理的請求數(shù)量計(jì)數(shù)電路，并控制請求包發(fā)送數(shù)量，以使上述可同時并行處理的請求數(shù)量計(jì)數(shù)電路的計(jì)數(shù)值為目標(biāo)單元能處理的可同時并行處理的請求數(shù)量以下。

【技術(shù)特征摘要】
JP 2007-8-31 2007-2250301.一種數(shù)據(jù)處理系統(tǒng)，包括:具有發(fā)起單元的第一半導(dǎo)體集成電路；具有目標(biāo)單元的第二半導(dǎo)體集成電路；以及連接上述發(fā)起單元和上述目標(biāo)單元的接口信號線，上述發(fā)起單元將請求包發(fā)送給上述目標(biāo)單元，上述目標(biāo)單元將響應(yīng)包發(fā)送給上述發(fā)起單元，據(jù)此來進(jìn)行包基的分割處理連接，其中:上述發(fā)起單元具有對已發(fā)送的請求包的數(shù)量和接收到的響應(yīng)包的數(shù)量的差分值即可同時并行處理的請求數(shù)量進(jìn)行計(jì)數(shù)的可同時并行處理的請求數(shù)量計(jì)數(shù)電路，并控制請求包發(fā)送數(shù)量，以使上述可同時并行處理的請求數(shù)量計(jì)數(shù)電路的計(jì)數(shù)值為目標(biāo)單元能處理的可同時并行處理的請求數(shù)量以下。2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理系統(tǒng)，其中:上述目標(biāo)單元具有保持能處理的可同時并行處理的請求數(shù)量的可同時并行處理的請求數(shù)量寄存器，上述發(fā)起單元讀出上述可同時并行處理的請求數(shù)量寄存器的值，并控制請求包發(fā)送數(shù)量，以使上述讀出的值為上述可同時并行處理的請求數(shù)量計(jì)數(shù)電路的計(jì)數(shù)值以下。3.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理系統(tǒng)，其中:上述目標(biāo)單元具有保持能處理的可同時并行處理的請求數(shù)量的可同時并行處理的請求數(shù)量寄存器，上述發(fā)起單元在上述可同時并行處理的請求數(shù)量寄存器中設(shè)定可同時并行處理的請求數(shù)量，并控制請求包發(fā)送數(shù)量，以使上述設(shè)定的值為上述可同時并行處理的請求數(shù)量計(jì)數(shù)電路的計(jì)數(shù)值以下。4.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理系統(tǒng)，其中:上述發(fā)起單元使用與請求包相同的傳送路徑來向上述目標(biāo)單元發(fā)送中斷包，上述目標(biāo)單元根據(jù)接收到的中斷包來生成中斷信號。5.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理系統(tǒng)，其中:上述目標(biāo)單元使用與響應(yīng)包相同的包傳送路徑來向上述發(fā)起單元發(fā)送中斷包，上述發(fā)起單元根據(jù)接收到的中斷包來生成中斷信號。6.根據(jù)權(quán)利要求2或3所述的數(shù)據(jù)處理系統(tǒng)，其中:上述目標(biāo)單元具有能保持與上述可同時并行處理的請求數(shù)量寄存器中保持的最大可同時并行處理的請求數(shù)量對應(yīng)的數(shù)量的信息包數(shù)據(jù)的多個緩沖器，切斷向沒有必要保持與上述可同時并行處理的請求數(shù)量寄存器中保持的可同時并行處理的請求數(shù)量對應(yīng)的數(shù)量的信息包數(shù)據(jù)的緩沖器的電力供給。7.根據(jù)權(quán)利要求2或3所述的數(shù)據(jù)處理系統(tǒng)，其中:上述目標(biāo)單元具有能保持與上述可同時并行處理的請求數(shù)量寄存器中保持的最大可同時并行處理的請求數(shù)量對應(yīng)的數(shù)量的信息包數(shù)據(jù)的多個緩沖器，切斷向沒有必要保持與上述可同時并行處理的請求數(shù)量寄存器中保持的可同時并行處理的請求數(shù)量對應(yīng)的數(shù)量的信息包數(shù)據(jù)的緩沖器的時鐘信號供給。8.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理系統(tǒng)，其中:上述發(fā)起單元向上述目標(biāo)單元供給用于對請求包進(jìn)行譯碼的第一密鑰和用于對響應(yīng)包進(jìn)行加密的第二密鑰；上述目標(biāo)單元使用上述第一密鑰對接收到的請求包進(jìn)行譯碼，并使用上述第二密鑰對要發(fā)送的響應(yīng)包進(jìn)行加密。9.一種數(shù)據(jù)處理系統(tǒng)，包括:具有發(fā)起單元的第一半導(dǎo)體集成電路；具有目標(biāo)單元的第二半導(dǎo)體集成電路；以及連接上述發(fā)起單元和上述目標(biāo)單元的接口信號線，上述發(fā)起單元將請求包發(fā)送給上述目標(biāo)單元，上述目標(biāo)單元將響應(yīng)包發(fā)送給上述發(fā)起單元，據(jù)此來進(jìn)行包基的分割處理連接，其中:上述發(fā)起單元具有對已發(fā)送的讀訪問請求包的數(shù)量和接收到的讀訪問響應(yīng)包的數(shù)量的差分值即可同時并行處理的讀請求數(shù)量進(jìn)行計(jì)數(shù)的可同時并行處理的讀請求數(shù)量計(jì)數(shù)電路，并控制讀訪問請求包的發(fā)送數(shù)量，以使...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：野野村到，
申請(專利權(quán))人：株式會社瑞薩科技，
類型：發(fā)明
國別省市：JP[日本]