積分電路及積分方法技術

本發明專利技術提供一種積分電路及積分方法，包括：誤差放大器、折線化處理模塊、按比例縮小模塊、控制模塊、比較器及第一電容；誤差放大器的第一輸入端與一參考電壓相連接，第二輸入端與采樣電壓相連接；折線化處理模塊的輸入端與誤差放大器的輸出端相連接；按比例縮小模塊的第一輸入端與折線化處理模塊的輸出端相連接；控制模塊的輸入端與按比例縮小模塊的輸出端相連接，輸出端與誤差放大器的第二輸入端相連接；比較器的第一輸入端與參考電壓相連接，第二輸入端與控制模塊的輸出端相連接，輸出端與按比例縮小模塊的第二輸入端相連接；第一電容的上極板與折線化處理模塊的輸出端相連接，下極板接地。本發明專利技術降低了系統及封裝成本，提高了系統的可靠性。

【技術實現步驟摘要】
積分電路及積分方法
本專利技術屬于電路設計
，特別是涉及一種積分電路及積分方法。
技術介紹
在LED驅動
中，經常需要一個閉環控制環路，將采樣電壓與參考電壓的差值進行放大，得到補償電壓，然后根據該補償電壓去調節采樣電壓的大小，從而形成一個反饋閉環，將采樣電壓的均值穩定在參考電壓值。這種方法的缺點就是所需電容的容值較大，因此需要一個外置的濾波電容，需要在芯片上預留管腳，從而導致芯片外圍電路復雜、增加系統成本，增加封裝成本，并且很容易因電容失效導致系統方案失效。
技術實現思路
鑒于以上所述現有技術的缺點，本專利技術的目的在于提供一種積分電路及積分方法，用于解決現有技術中需要容值較大的外置電容而導致的芯片外圍電路復雜、系統成本較高、封裝成本較高及失效風險較大的問題。為實現上述目的及其他相關目的，本專利技術提供一種積分電路，所述積分電路包括：誤差放大器、折線化處理模塊、按比例縮小模塊、控制模塊、比較器及第一電容；其中，所述誤差放大器包括第一輸入端、第二輸入端及輸出端，所述誤差放大器的第一輸入端與一參考電壓相連接，所述誤差放大器的第二輸入端與一采樣電壓相連接，所述誤差放大器用于計算所述參考電壓與所述采樣電壓的差值并放大，以得到誤差放大電流；所述折線化處理模塊的輸入端與所述誤差放大器的輸出端相連接，用于將所述誤差放大電流進行折線化處理，以得到波形包括周期性折線狀的折線補償電壓；所述按比例縮小模塊包括第一輸入端、第二輸入端及輸出端，所述按比例縮小模塊的第一輸入端與所述折線化處理模塊的輸出端相連接，用于基于所述折線補償電壓得到波紋小于所述折線補償電壓的波紋的補償電壓；所述控制模塊的輸入端與所述按比例縮小模塊的輸出端相連接，所述控制模塊的輸出端與所述誤差放大器的第二輸入端相連接，所述控制模塊用于基于所述補償電壓調整以得到所述采樣電壓；所述比較器包括第一輸入端、第二輸入端及輸出端，所述比較器的第一輸入端與所述參考電壓相連接，所述比較器的第二輸入端與所述控制模塊的輸出端相連接，所述比較器的輸出端與所述按比例縮小模塊的第二輸入端相連接；所述比較器用于比較所述參考電壓與所述采樣電壓的大小，以得到調控電壓；所述第一電容的上極板與所述折線化處理模塊的輸出端相連接，所述第一電容的下極板接地?？蛇x地，所述第一電容集成于芯片內。可選地，所述折線化處理模塊包括：第一開關，包括第一端及第二端，所述第一開關的第一端與所述誤差放大器的輸出端相連接；第一PMOS管，所述第一PMOS管的漏極與所述第一開關的第二端相連接，所述第一PMOS管的柵極與所述第一PMOS管的漏極短接，所述第一PMOS管的源極與供電電源相連接；第二PMOS管，所述第二PMOS管的柵極與所述第一PMOS管的柵極相連接，所述第二PMOS管的源極與所述供電電源相連接；第三PMOS管，所述第三PMOS管的柵極與所述第一PMOS管的柵極相連接，所述第三PMOS管的源極與所述供電電源相連接；第四PMOS管，所述第四PMOS管的柵極與所述第四PMOS管的漏極相短接，所述第四PMOS管的源極與所述供電電源相連接；第五PMOS管，所述第五PMOS管的柵極與所述第四PMOS管的柵極相連接，所述第五PMOS管的源極與所述供電電源相連接；第二開關，包括第一端及第二端，所述第二開關的第一端與所述誤差放大器的輸出端相連接；第一NMOS管，所述第一NMOS管的漏極與所述第二開關的第二端相連接，所述第一NMOS管的柵極與所述第一NMOS管的漏極相短接，所述第一NMOS管的源極接地；第二NMOS管，所述第二NMOS管的柵極與所述第一NMOS管的柵極相連接，所述第二NMOS管的漏極與所述第四PMOS管的漏極相連接，所述第二NMOS管的源極接地；第二電容，所述第二電容的下極板接地；第三開關，包括第一端及第二端，所述第三開關的第一端與所述第五PMOS管的漏極相連接，所述第三開關的第二端與所述第二電容的上極板相連接；第四開關，包括第一端及第二端，所述第四開關的第一端與所述第二電容的上極板相連接；第三NMOS管，所述第三NMOS管的柵極與所述第一NMOS管的柵極相連接，所述第三NMOS管的漏極與所述第四開關的第二端相連接，所述第三NMOS管的源極接地；第五開關，包括第一端及第二端，所述第五開關的第一端與所述第三PMOS管的漏極相連接，所述第五開關的第二端與所述第二電容的上極板相連接；第六開關，包括第一端及第二端，所述第六開關的第一端與所述第二電容的上極板相連接；第四NMOS管，所述第四NMOS管的漏極與所述第二PMOS管的漏極相連接，所述第四NMOS管的柵極與所述第四NMOS管的漏極相短接，所述第四NMOS管源極接地；第五NMOS管，所述第五NMOS管的柵極與所述第四NMOS管的柵極相連接，所述第五NMOS管的漏極與所述第六開關的第二端相連接，所述第五NMOS管的源極接地。可選地，所述按比例縮小模塊包括：電流源，所述電流源的一端與供電電源相連接；n+1級電流調整管，各所述電流調整管均包括NMOS管；各所述電流調整管的柵極均與所述電流源遠離所述供電電源的一端相連接，各所述電流調整管的源極均接地，第一級所述電流調整管的柵極與第一級所述電流調整管的漏極相短接；n級開關，各所述n級開關均包括第一端、第二端及控制端，第i級所述開關的第一端與第i+1級所述電流調整管的漏極相連接，其中，n為大于等于1的整數，i為大于等于1且小于等于n的整數；處理單元，一端與所述折線化處理模塊的輸出端及所述比較器的輸出端相連接，另一端與各所述開關的控制端相連接；所述處理單元基于所述折線補償電壓及所述調控電壓產生組合邏輯信號以控制各所述開關的閉合與關斷，以在所述采樣電壓小于所述參考電壓時控制所述補償電壓逐漸增大至所述采樣電壓等于所述參考電壓，并在所述采樣電壓大于所述參考電壓時控制所述補償電壓逐漸減小至所述采樣電壓等于所述參考電壓；電流鏡，包括第一電流傳輸管及第二電流傳輸管，所述第一電流傳輸管及所述第二電流傳輸管均包括PMOS管；所述第一電流傳輸管的源極與所述供電電源相連接，所述第一傳輸管的漏極與各所述開關的第二端相連接，所述第一電流傳輸管的柵極與所述第一電流傳輸管的漏極相短接；所述第二傳輸管的柵極與所述第一傳輸管的柵極相連接，所述第二傳輸管的源極與所述供電電源相連接，所述第二傳輸管的漏極與所述控制模塊相連接；電阻，所述電阻的一端接地，另一端與所述控制模塊相連接?？蛇x地，所述采樣電壓小于所述參考電壓時，所述處理單元在所述折線補償電壓第i次達到最大值時控制第i級所述開關閉合；所述采樣電壓大于所述參考電壓時，所述處理單元在所述折線補償電壓第i次達到最大值時控制第n-i+1級所述開關關斷。本專利技術還提供一種積分方法，所述積分方法包括如下步驟：將參考電壓與采樣電壓的差值放大得到誤差放大電流；將所述誤差本文檔來自技高網...

【技術保護點】
1.一種積分電路，其特征在于，所述積分電路包括：誤差放大器、折線化處理模塊、按比例縮小模塊、控制模塊、比較器及第一電容；其中，/n所述誤差放大器包括第一輸入端、第二輸入端及輸出端，所述誤差放大器的第一輸入端與一參考電壓相連接，所述誤差放大器的第二輸入端與一采樣電壓相連接，所述誤差放大器用于計算所述參考電壓與所述采樣電壓的差值并放大，以得到誤差放大電流；/n所述折線化處理模塊的輸入端與所述誤差放大器的輸出端相連接，用于將所述誤差放大電流進行折線化處理，以得到波形包括周期性折線狀的折線補償電壓；/n所述按比例縮小模塊包括第一輸入端、第二輸入端及輸出端，所述按比例縮小模塊的第一輸入端與所述折線化處理模塊的輸出端相連接，用于基于所述折線補償電壓得到波紋小于所述折線補償電壓的波紋的補償電壓；/n所述控制模塊的輸入端與所述按比例縮小模塊的輸出端相連接，所述控制模塊的輸出端與所述誤差放大器的第二輸入端相連接，所述控制模塊用于基于所述補償電壓調整以得到所述采樣電壓；/n所述比較器包括第一輸入端、第二輸入端及輸出端，所述比較器的第一輸入端與所述參考電壓相連接，所述比較器的第二輸入端與所述控制模塊的輸出端相連接，所述比較器的輸出端與所述按比例縮小模塊的第二輸入端相連接；所述比較器用于比較所述參考電壓與所述采樣電壓的大小，以得到調控電壓；/n所述第一電容的上極板與所述折線化處理模塊的輸出端相連接，所述第一電容的下極板接地。/n...

【技術特征摘要】
1.一種積分電路，其特征在于，所述積分電路包括：誤差放大器、折線化處理模塊、按比例縮小模塊、控制模塊、比較器及第一電容；其中，
所述誤差放大器包括第一輸入端、第二輸入端及輸出端，所述誤差放大器的第一輸入端與一參考電壓相連接，所述誤差放大器的第二輸入端與一采樣電壓相連接，所述誤差放大器用于計算所述參考電壓與所述采樣電壓的差值并放大，以得到誤差放大電流；
所述折線化處理模塊的輸入端與所述誤差放大器的輸出端相連接，用于將所述誤差放大電流進行折線化處理，以得到波形包括周期性折線狀的折線補償電壓；
所述按比例縮小模塊包括第一輸入端、第二輸入端及輸出端，所述按比例縮小模塊的第一輸入端與所述折線化處理模塊的輸出端相連接，用于基于所述折線補償電壓得到波紋小于所述折線補償電壓的波紋的補償電壓；
所述控制模塊的輸入端與所述按比例縮小模塊的輸出端相連接，所述控制模塊的輸出端與所述誤差放大器的第二輸入端相連接，所述控制模塊用于基于所述補償電壓調整以得到所述采樣電壓；
所述比較器包括第一輸入端、第二輸入端及輸出端，所述比較器的第一輸入端與所述參考電壓相連接，所述比較器的第二輸入端與所述控制模塊的輸出端相連接，所述比較器的輸出端與所述按比例縮小模塊的第二輸入端相連接；所述比較器用于比較所述參考電壓與所述采樣電壓的大小，以得到調控電壓；
所述第一電容的上極板與所述折線化處理模塊的輸出端相連接，所述第一電容的下極板接地。


2.根據權利要求1所述的積分電路，其特征在于，所述第一電容集成于芯片內。


3.根據權利要求1所述的積分電路，其特征在于，所述折線化處理模塊包括：
第一開關，包括第一端及第二端，所述第一開關的第一端與所述誤差放大器的輸出端相連接；
第一PMOS管，所述第一PMOS管的漏極與所述第一開關的第二端相連接，所述第一PMOS管的柵極與所述第一PMOS管的漏極短接，所述第一PMOS管的源極與供電電源相連接；
第二PMOS管，所述第二PMOS管的柵極與所述第一PMOS管的柵極相連接，所述第二PMOS管的源極與所述供電電源相連接；
第三PMOS管，所述第三PMOS管的柵極與所述第一PMOS管的柵極相連接，所述第三PMOS管的源極與所述供電電源相連接；
第四PMOS管，所述第四PMOS管的柵極與所述第四PMOS管的漏極相短接，所述第四PMOS管的源極與所述供電電源相連接；
第五PMOS管，所述第五PMOS管的柵極與所述第四PMOS管的柵極相連接，所述第五PMOS管的源極與所述供電電源相連接；
第二開關，包括第一端及第二端，所述第二開關的第一端與所述誤差放大器的輸出端相連接；
第一NMOS管，所述第一NMOS管的漏極與所述第二開關的第二端相連接，所述第一NMOS管的柵極與所述第一NMOS管的漏極相短接，所述第一NMOS管的源極接地；
第二NMOS管，所述第二NMOS管的柵極與所述第一NMOS管的柵極相連接，所述第二NMOS管的漏極與所述第四PMOS管的漏極相連接，所述第二NMOS管的源極接地；
第二電容，所述第二電容的下極板接地；
第三開關，包括第一端及第二端，所述第三開關的第一端與所述第五PMOS管的漏極相連接，所述第三開關的第二端與所述第二電容的上極板相連接；
第四開關，包括第一端及第二端，所述第四開關的第一端與所述第二電容的上極板相連接；
第三NMOS管，所述第三NMOS管的柵極與所述第一NMOS管的柵極相連接，所述第三NMOS管的漏極與所述第四開關的第二端相連接，所述第三NMOS管的源極接地；
第五開關，包括第一端及第二端，所述第五開關的第一端與所述第三PMOS管的漏極相連接，所述第五開關的第二端與所述第二電容的上極板相連接；
第六開關，...

【專利技術屬性】
技術研發人員：張識博，盧圣晟，李國成，
申請(專利權)人：華潤矽威科技上海有限公司，
類型：發明
國別省市：上海;31