半導體器件結構及其形成方法技術

本發明專利技術涉及一種半導體器件結構及其形成方法，包括：半導體基底，所述半導體基底上設置了有源區和隔離區，沿所述半導體基底依次疊加形成有層間介質層和圖案化金屬層，在所述層間介質層中形成有貫穿所述層間介質層的第一金屬插塞以及第二金屬插塞，所述第一金屬插塞位于所述有源區，所述第二金屬插塞位于所述隔離區，所述第二金屬插塞為形成所述圖案化金屬層時的對位標記。在本發明專利技術中，將第二金屬插塞作為圖案化金屬層的對位標記，通孔刻蝕工藝時會將隔離區的隔離介質刻蝕掉一部分，使對位標記的深度可以得到提高，即可以加深所述對位標記，有利于加強形成所述圖案化金屬層時所述對位標記的對準信號，使所述圖案化金屬層和所述對位標記對齊。

Semiconductor Device Structure and Its Formation Method

The present invention relates to a semiconductor device structure and its forming method, including: a semiconductor substrate, on which an active region and an isolation region are arranged, an interlayer dielectric layer and a patterned metal layer are successively superimposed along the semiconductor substrate, and a first metal plug and a second metal plug penetrating the interlayer dielectric layer are formed in the interlayer dielectric layer. The first metal plug is located in the active area, the second metal plug is located in the isolation area, and the second metal plug is the alignment mark when forming the patterned metal layer. In the present invention, the second metal plug is used as the alignment mark of the patterned metal layer. During the through-hole etching process, a part of the isolation medium of the isolation zone is etched, so that the depth of the alignment mark can be increased, that is, the alignment mark can be deepened, and the alignment signal of the alignment mark when the patterned metal layer is formed can be strengthened, so that the patterned metal layer and the patterned metal layer can be enhanced. The alignment of the alignment markers is described.

【技術實現步驟摘要】
半導體器件結構及其形成方法
本專利技術涉及半導體領域，特別涉及一種半導體器件結構及其形成方法。
技術介紹
目前在集成電路制作過程中，一個完整的芯片通常都需要經過數十次以上的光刻，通常除了第一次光刻以外，其余層的光刻均是與前面的層所留下的圖形進行對準。由于半導體器件結構制程復雜，光刻工藝的次數較多，以致于很多層在曝光時對位標記變得不清晰而難以識別，通常利用EGA(增強全局對位)對對位標記進行識別，并且要求對位標記具有較好的信號對比度。對于不同工藝節點下的集成電路工藝，上述對位標記的信號對比度也會有所差別。以90納米嵌入式閃存工藝為例，在層間介質(ILD)層中形成導電插塞(CT)并進行化學機械拋光(CMP)工藝之后，由于設計厚度降低以及負載效應的關系，在用于EGA識別的對位標記處的層間介質層厚度較低，當后續在層間介質層上方通過圖形化工藝形成金屬層時，由于對準信號微弱，導致金屬層和CT對準時出現偏差。
技術實現思路
本專利技術的目的在于提供一種半導體器件結構及其形成方法，以解決現有技術中由于對準信號微弱，導致金屬層和CT對準時出現偏差的問題。為了解決現有技術中存在的問題，本專利技術提供了一種半導體器件結構，包括：半導體基底，所述半導體基底上設置了有源區和隔離區，沿所述半導體基底依次疊加形成有層間介質層和圖案化金屬層，在所述層間介質層中形成有貫穿所述層間介質層的第一金屬插塞以及第二金屬插塞，所述第一金屬插塞位于所述有源區，所述第二金屬插塞位于所述隔離區，所述第二金屬插塞為形成所述圖案化金屬層時的對位標記。可選的，在所述半導體器件結構中，所述第二金屬插塞的深度大于所述第一金屬插塞的深度。可選的，在所述半導體器件結構中，所述第一金屬插塞的深度為3100埃～3200埃；所述第二金屬插塞的深度為3600埃～3800埃。可選的，在所述半導體器件結構中，所述隔離區的半導體基底中設置有隔離結構，所述第二金屬插塞位于所述隔離結構中。可選的，在所述半導體器件結構中，所述隔離結構的深度為4200埃～4800埃。可選的，在所述半導體器件結構中，所述第一金屬插塞的深度與所述層間介質層的厚度相等。可選的，在所述半導體器件結構中，所述層間介質層包括氧化物、氮化物和氮氧化物中的至少一種。本專利技術還提供了一種半導體器件結構的形成方法，包括以下步驟：提供半導體基底，所述半導體基底上設置了有源區和隔離區；在所述半導體基底上形成層間介質層；在所述層間介質層中形成有貫穿所述層間介質層的第一金屬插塞以及第二金屬插塞，所述第一金屬插塞位于所述有源區，所述第二金屬插塞位于所述隔離區；在所述層間介質層上方形成金屬材料層；以所述第二金屬插塞為對位標記，對所述金屬材料層進行圖案化，形成圖案化金屬層。可選的，在所述半導體器件結構的形成方法中，在所述層間介質層中形成所述第一金屬插塞以及所述第二金屬插塞的步驟包括：利用干法刻蝕工藝在所述層間介質層中形成第一通孔和第二通孔，所述第一通孔位于所述有源區，所述第二通孔位于所述隔離區，并且，所述第二通孔的深度大于所述第一通孔的深度；在所述第一通孔和所述第二通孔中填充導電材料，以形成所述第一金屬插塞和所述第二金屬插塞。可選的，在所述半導體器件結構的形成方法中，以所述第二金屬插塞為對位標記，對所述金屬材料層進行圖案化，形成圖案化金屬層的步驟包括：利用增強全局對位對所述第二金屬插塞進行識別，并將識別出的所述第二金屬插塞作為所述對位標記。本專利技術所提供的半導體器件結構包括設置了有源區和隔離區的半導體基底，沿所述半導體基底依次疊加形成有層間介質層和圖案化金屬層，在所述層間介質層中形成有位于所述有源區的第一金屬插塞以及位于所述隔離區的第二金屬插塞，所述第二金屬插塞為形成所述圖案化金屬層時的對位標記。在本專利技術中，將在隔離區形成的第二金屬插塞作為圖案化金屬層的對位標記，由于層間介質層的通孔刻蝕工藝會將所述隔離區的隔離介質至少刻蝕掉一部分，作為對位標記的第二金屬插塞的深度可以得到提高，即可以加深所述對位標記(即第二金屬插塞)，有利于加強形成所述圖案化金屬層時所述對位標記的對準信號，使所述圖案化金屬層和所述對位標記對齊。附圖說明圖1為本專利技術實施例提供的半導體器件結構的形成方法的流程圖。圖2為本專利技術實施例提供的半導體基底上形成隔離區后的剖面示意圖。圖3為本專利技術實施例提供的沉積層間介質層后的剖面示意圖。圖4為本專利技術實施例提供的通孔的剖面示意圖。圖5為本專利技術實施例提供的第一金屬插塞和第二金屬插塞的剖面示意圖。圖6為本專利技術實施例提供的圖案化金屬層的剖面示意圖。其中，10-半導體基底；11-隔離區；20-層間介質層；21-第一通孔；22-第二通孔；；31-第一金屬插塞；32-第二金屬插塞；40-圖案化金屬層。具體實施方式下面將結合示意圖對本專利技術的具體實施方式進行詳細的描述。根據下列描述，本專利技術的優點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本專利技術實施例的目的。應該理解，當層(或膜)、區域、圖案或結構被稱作在襯底、層(或膜)、區域和/或圖案“上”時，它可以直接位于另一個層或襯底上，和/或還可以存在插入層。類似的，當層被稱作在另一個層“下”時，它可以直接位于另一個層下，和/或還可以存在一個或多個插入層。另外，可以基于附圖進行關于在各層“上”和“下”的指代。本專利技術提供了一種半導體器件結構及其形成方法。以下首先對本實施例的半導體器件結構的形成方法進行說明。圖1為本專利技術實施例提供的半導體器件結構的形成方法的流程圖。所述半導體器件結構的形成方法包括以下步驟：S1：提供半導體基底，所述半導體基底上設置了有源區和隔離區；S2：在所述半導體基底上形成層間介質層；S3：在所述層間介質層中形成貫穿所述層間介質層的第一金屬插塞以及第二金屬插塞，所述第一金屬插塞位于所述有源區，所述第二金屬插塞位于所述隔離區；S4：在所述層間介質層上方形成金屬材料層；S5：以所述第二金屬插塞為對位標記，對所述金屬材料層進行圖案化，形成圖案化金屬層。在本專利技術中，通過在對位標記區域形成隔離區，通過刻蝕所述隔離介質以加深所述對位標記(即第二金屬插塞)，從而加強所述圖案化金屬層和所述對位標記的對準信號，使所述圖案化金屬層和所述對位標記對齊。通常的，所述半導體基底的材料可以為硅、鍺、硅鍺或碳化硅等，也可以是絕緣體上覆硅(SOI)或者絕緣體上覆鍺(GOI)，或者還可以為其他的材料，例如砷化鎵等Ⅲ、Ⅴ族化合物。在其他實施例中，所述半導體基底可以包括摻雜的外延層，其可以根據設計需求注入一定的摻雜粒子以改變電學參數。以下結合附圖對本專利技術實施例的半導體器件結構的形成方法做進一步說明。如圖2所示，圖2為本專利技術實施例提供的半導體基底上形成隔離區后的剖面示意圖。本專利技術實施例所提供的半導體器件結構的形成方法包括步驟S1：提供半導體基底10，所述半導體基底10上設置了有源區和隔離區11。所述隔離區11可以在半導體基底10上的淺溝槽隔離結構(STI)形成工藝時形成，例如光刻或刻蝕工藝在半導體基底10中形成開口，以及利用一種或多種隔離介質填充該開口。通常的，所述淺溝槽隔離結構包括氧化硅或其他合適的材料作為隔離介質，因而半導體基底10的隔離區11可以是在半導體基底10上的主體層(例本文檔來自技高網...

【技術保護點】
1.一種半導體器件結構，其特征在于，包括：半導體基底，所述半導體基底上設置了有源區和隔離區，沿所述半導體基底依次疊加形成有層間介質層和圖案化金屬層，在所述層間介質層中形成有貫穿所述層間介質層的第一金屬插塞以及第二金屬插塞，所述第一金屬插塞位于所述有源區，所述第二金屬插塞位于所述隔離區，所述第二金屬插塞為形成所述圖案化金屬層時的對位標記。

【技術特征摘要】
1.一種半導體器件結構，其特征在于，包括：半導體基底，所述半導體基底上設置了有源區和隔離區，沿所述半導體基底依次疊加形成有層間介質層和圖案化金屬層，在所述層間介質層中形成有貫穿所述層間介質層的第一金屬插塞以及第二金屬插塞，所述第一金屬插塞位于所述有源區，所述第二金屬插塞位于所述隔離區，所述第二金屬插塞為形成所述圖案化金屬層時的對位標記。2.如權利要求1所述的半導體器件結構，其特征在于，所述第二金屬插塞的深度大于所述第一金屬插塞的深度。3.如權利要求2所述的半導體器件結構，其特征在于，所述第一金屬插塞的深度為3100埃～3200埃；所述第二金屬插塞的深度為3600埃～3800埃。4.如權利要求2所述的半導體器件結構，其特征在于，所述隔離區的半導體基底中設置有隔離結構，所述第二金屬插塞位于所述隔離結構中。5.如權利要求4所述的半導體器件結構，其特征在于，所述隔離結構的深度為4200埃～4800埃。6.如權利要求2所述的半導體器件結構，其特征在于，所述第一金屬插塞的深度與所述層間介質層的厚度相等。7.如權利要求1所述的半導體器件結構，其特征在于，所述層間介質層包括氧化物、氮化物和氮氧化物中的至少一種。8...

【專利技術屬性】
技術研發人員：陳宏，
申請(專利權)人：上海華虹宏力半導體制造有限公司，
類型：發明
國別省市：上海,31