一種高速可編程任意整數分頻器制造技術

本發明專利技術公開一種高速可編程任意整數分頻器，涉及微電子技術中的高速可編程多模分頻器的領域。該結構由固定分頻器DIV1、固定分頻器DIV2、可編程分頻器DIV3，以及可編程計數器Counter實現。DIV1、DIV2、DIV3分頻器均是基于移位寄存器的分頻器，由輸入時鐘驅動，屬于同步分頻，能夠工作在較高的頻率，具有較小的相位噪聲貢獻。分頻器DIV1為固定M1分頻；分頻器DIV2為固定M2分頻；分頻器DIV3為可編程1～M3分頻；計數器Counter為可編程1～N計數器。本發明專利技術針對傳統可編程多模整數分頻器不能同時工作在較高頻率和任意整數分頻范圍，提出一種基于移位寄存器的高速可編程任意整數分頻器的結構，適用于高速、寬范圍多模分頻的應用。

【技術實現步驟摘要】
一種高速可編程任意整數分頻器
本專利技術涉及微電子技術中的高速可編程多模分頻器的領域，特別是高速可編程任意整數分頻的分頻器領域。
技術介紹
可編程分頻器，通常用于頻率合成器之中，將輸出頻率分頻后與參考頻率輸入到鑒頻鑒相器(PFD)中進行比較。在鎖相環(PLL)中，可編程分頻器主要的作用是降低PFD的工作頻率，以及改變PLL的輸出頻率。隨著集成電路的發展，以及系統對速度要求，PLL的輸出頻率越來越高，要求可編程分頻器工作在較高的頻率，是PLL設計的一個難點，部分傳統的可編程分頻器，可實現任意整數分頻，但工作速度慢；雙模預分頻器，可實現高速分頻，往往應用在分頻比較大的連續分頻情況，無法實現任意整數分頻的情況；異步分頻結構，由于級間延時，不能實現高速分頻。2013年7月發表在IEEE上的《AGHzFull-Division-RangeProgrammableDividerwithOutputDuty-CycleImproved》一文中，公開了一種高速任意整數分頻器的設計，然而由于電路結構的原因，采用異或門和異步分頻，使輸出波形失真嚴重且具有較大的相位噪聲，限制了其應用的范圍。因此對于高速可編程寬范圍分頻應用，需要進行創新改進設計。
技術實現思路
本專利技術提出一種高速可編程任意整數分頻器，避免了傳統分頻器工作頻率低和不能實現任意整數分頻的缺點，實現了高速可編程任意整數分頻功能。為實現上述目的，本專利技術提供的技術方案一種高速可編程任意整數分頻器，該分頻器包括：分頻器DIV1、DIV2、DIV3，采用移位寄存方式，實現高速分頻；其中DIV1為固定分頻器，分頻比為M1；DIV2為固定分頻器，分頻比M2；DIV3為可編程分頻器，分頻比為1～M3；計數器Counter為可編程計數器，計數范圍為1～N；SEL[3:0]用于選擇DIV1、DIV2、DIV3的輸入信號，如圖1所示。當要求分頻比范圍為1～M3時，分頻器DIV1與分頻器DIV2處于掉電狀態(Power-Down)，不工作；SEL[3:2]控制分頻器DIV3輸出直接反饋到分頻器DIV3的輸入，僅有分頻器DIV3形成移位寄存器，總的分頻比公式為N_total＝M3，完成1～M3分頻；當要求分頻比范圍為M3～M2+M3分頻時，分頻器DIV1處于掉電狀態，SEL[3:2]和SEL[1]控制分頻器DIV3輸出直接反饋到分頻器DIV2的輸入，分頻器DIV2和分頻器DIV3形成移位寄存器，總的分頻比公式為N_total＝M2+M3，完成M3～M2+M3分頻；當要求分頻比范圍為M2+M3～M1+M3分頻時(M1>M2)，分頻器DIV2處于掉電狀態，SEL[3:2]、SEL[1]和SEL[0]控制分頻器DIV3輸出直接反饋到分頻器DIV1的輸入、分頻器DIV1和分頻器DIV3形成移位寄存器，總的分頻比公式為N_total＝M1+M3，完成M2+M3～M1+M3分頻；當要求分頻比范圍為M1+M3～M1+M2+M3分頻時，SEL[3:2]、SEL[1]和SEL[0]控制分頻器DIV3輸出直接反饋到分頻器DIV1的輸入，分頻器DIV1、分頻器DIV2和分頻器DIV3形成移位寄存器，總的分頻比公式為N_total＝M1+M2+M3，完成M1+M3～M1+M2+M3分頻；當要求分頻比范圍大于M1+M2+M3分頻時，SEL[3:2]、SEL[1]和SEL[0]控制分頻器DIV3輸出直接反饋到分頻器DIV1的輸入，計數器Counter用于計數分頻器DIV1的分頻次數(N)，根據分頻比的需要，選擇將分頻器DIV2接入或斷開移位寄存器鏈路中，總的分頻比公式為N_total＝N*M1+(M2)+M3，完成大于M1+M2+M3的分頻。該高速可編程任整數分頻器由分頻器DIV1、DIV2、DIV3和計數器Counter構成。DIV1、DIV2、DIV3的組合方式使得M1、M2、M3的取值自由度加大，加大分頻器的應用范圍。根據分頻的要求，合適的選取M1、M2、M3、N的值，就能實現高速可編程任意整數分頻的需求。附圖說明為了更清楚地說明本專利技術實施例中的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本專利技術的一個實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據提供的附圖獲得其他的附圖。圖1為本專利技術一種高速可編程任意整數分頻器的結構示意圖；圖2為本申請實施例提供的一種1～64分頻的結構示意圖；圖3為本申請實施例提供的一種3分頻的關鍵信號時序圖；圖4為本申請實施例提供的一種9分頻的關鍵信號時序圖；圖5為本申請實施例提供的一種13分頻的關鍵信號時序圖；圖6為本申請實施例提供的一種17分頻的關鍵信號時序圖；圖7為本申請實施例提供的一種21分頻的關鍵信號時序圖。具體實施方式下面將結合本專利技術實施例中的附圖，對本專利技術實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例，僅僅是本專利技術一部分實施例，而不是全部的實施例。基于本專利技術中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本專利技術保護的范圍。根據所提高速可編程任意整數分頻器，用于實現1～64分頻，取M1＝8、M2＝4、M3＝8、N＝7，具體的實現方案如下所示：參考圖2所示，為本申請實施例提供的一種1～64高速可編程任意整數分頻器結構示意圖。由分頻器DIV1、DIV2、DIV3、計數器Counter構成。分頻器DIV1為移位寄存器結構，每個時鐘上升沿，數據移動一位，實現時鐘8分頻。分頻器DIV1的輸出受計數器Counter的控制，只有當計數器Counter輸出達到預設的計數值時，分頻器DIV1輸出分頻時鐘，實現時鐘的8N(N為計數器的置數值)分頻。分頻器DIV2為移位寄存器結構，每個時鐘上升沿，數據移動一位，實現時鐘的4分頻，SEL[1]對分頻器DIV2的輸入信號進行選擇。分頻器DIV3為移位寄存器結構，每個時鐘上升沿，數據移動一位，實現時鐘的1～8分頻，SEL[3：2]對分頻器DIV3的輸入信號進行選擇。計數器Counter為移位寄存器結構，在分頻器DIV1給出時鐘信號時，數據移動一位，達到計數狀態時，CTL變為高電平，提前使能分頻器DIV1輸出，有利于高速的應用，實現對分頻器DIV1的8分頻的計數功能。分頻器DIV1、DIV2、DIV3由輸入時鐘驅動，根據分頻的需要，選擇將分頻器DIV1和分頻器DIV2接入到移位寄存器鏈之中，為了實現系統的低功耗，對未用的模塊進行掉電(Power-Down)處理，使其不工作。當分頻比要求在1～8范圍內時，控制信號SEL[3]＝1，由分頻器DIV3構成一個移位計數器，總的分頻比公式為N_total＝M3，實現高速1～8分頻；分頻器DIV1和DIV2處于掉電狀態，不工作，作為一個實施例，圖3為3分頻對應的時序圖，輸入時鐘對初始輸出高電平平移3個周期輸出，然后反饋到分頻器DIV3的輸入完成3分頻，其他分頻時序圖與之相似。當分頻比要求在9～12范圍內時，控制信號SEL[3]＝0,SEL[2]＝1，SEL[1]＝1，由分頻器DIV2和分頻器DIV3構成一個移位計數器，總的分頻比公式為N_total＝M2+M3，實現高速9～12分頻；本文檔來自技高網...

【技術保護點】
一種高速可編程任意整數分頻器，該分頻器包括：分頻器DIV1、DIV2、DIV3，采用移位寄存方式，實現高速分頻；其中DIV1為固定分頻器，分頻比為M1；DIV2為固定分頻器，分頻比M2；DIV3為可編程分頻器，分頻比為1～M3；計數器Counter為可編程計數器，計數范圍為1～N；SEL[3:0]用于選擇DIV1、DIV2、DIV3的輸入信號；當要求分頻比范圍為1～M3時，分頻器DIV1與分頻器DIV2處于掉電狀態(Power?Down)，不工作；SEL[3:2]控制分頻器DIV3輸出直接反饋到分頻器DIV3的輸入，僅有分頻器DIV3形成移位寄存器，總的分頻比公式為N_total＝M3，完成1～M3分頻；當要求分頻比范圍為M3～M2+M3分頻時，分頻器DIV1處于掉電狀態，SEL[3:2]和SEL[1]控制分頻器DIV3輸出直接反饋到分頻器DIV2的輸入，分頻器DIV2和分頻器DIV3形成移位寄存器，總的分頻比公式為N_total＝M2+M3，完成M3～M2+M3分頻；當要求分頻比范圍為M2+M3～M1+M3分頻時(M1>M2)，分頻器DIV2處于掉電狀態，SEL[3:2]、SEL[1]和SEL[0]控制分頻器DIV3輸出直接反饋到分頻器DIV1的輸入、分頻器DIV1和分頻器DIV3形成移位寄存器，總的分頻比公式為N_total＝M1+M3，完成M2+M3～M1+M3分頻；當要求分頻比范圍為M1+M3～M1+M2+M3分頻時，SEL[3:2]、SEL[1]和SEL[0]控制分頻器DIV3輸出直接反饋到分頻器DIV1的輸入，分頻器DIV1、分頻器DIV2和分頻器DIV3形成移位寄存器，總的分頻比公式為N_total＝M1+M2+M3，完成M1+M3～M1+M2+M3分頻；當要求分頻比范圍大于M1+M2+M3分頻時，SEL[3:2]、SEL[1]和SEL[0]控制分頻器DIV3輸出直接反饋到分頻器DIV1的輸入，計數器Counter用于計數分頻器DIV1的分頻次數(N)，根據分頻比的需要，選擇將分頻器DIV2接入或斷開移位寄存器鏈路中，總的分頻比公式為N_total＝N*M1+(M2)+M3，完成大于M1+M2+M3的分頻。...

【技術特征摘要】
1.一種高速可編程任意整數分頻器，該分頻器包括：分頻器DIV1、DIV2、DIV3，采用移位寄存方式，實現高速分頻；其中DIV1為固定分頻器，分頻比為M1；DIV2為固定分頻器，分頻比M2；DIV3為可編程分頻器，分頻比為1～M3；計數器Counter為可編程計數器，計數范圍為1～N；SEL[3:0]用于選擇DIV1、DIV2、DIV3的輸入信號；當要求分頻比范圍為1～M3時，分頻器DIV1與分頻器DIV2處于掉電狀態(Power-Down)，不工作；SEL[3:2]控制分頻器DIV3輸出直接反饋到分頻器DIV3的輸入，僅有分頻器DIV3形成移位寄存器，總的分頻比公式為N_total＝M3，完成1～M3分頻；當要求分頻比范圍為M3～M2+M3分頻時，分頻器DIV1處于掉電狀態，SEL[3:2]和SEL[1]控制分頻器DIV3輸出直接反饋到分頻器DIV2的輸入，分頻器DIV2和分頻器DIV3形成移位寄存器，總的分頻比公式為N_total＝M2+M3，完成M3～M2+M3分頻；當要求分頻比范圍為M2+M3～M1+M3分頻...

【專利技術屬性】
技術研發人員：李靖，胡遠冰，周琦，寧寧，
申請(專利權)人：電子科技大學，
類型：發明
國別省市：四川,51