DAC電容陣列及模數轉換器、降低模數轉換器功耗的方法技術

本發明專利技術實施例屬于集成電路領域，涉及一種DAC電容陣列及模數轉換器、降低模數轉換器功耗的方法。所述DAC電容陣列包括多個并聯的子電容陣列，所述每個子電容陣列包括：電容組：包括N個并聯的電容，所述N為正整數；主路開關及多個多路選擇開關；所述電容組中各電容的一端共同連接于比較器的輸入端，并通過所述主路開關連接一個輸入源；所述電容組中各電容的另一端通過相應的多路選擇開關連接于多個輸入源。通過調整DAC電容陣列各電容連接的參考電壓，對DAC電容陣列進行優化，可降低DAC電容陣列的整體電容大小，從而減小SAR型模數轉化器的體積，降低功耗，同時在芯片制造中可降低芯片成本。

DAC capacitor array and analog to digital converter and method for reducing power consumption of analog-to-digital converter

The embodiment of the invention belongs to the field of integrated circuits, and relates to a DAC capacitor array and an analog-to-digital converter, and a method for reducing the power consumption of an analog-to-digital converter. The DAC sub capacitor array capacitor array comprises a plurality of parallel, wherein each sub capacitor array includes a capacitor group including N capacitor connected in parallel, wherein N is a positive integer; the main switch and a plurality of multi-channel selection switch; one end of the capacitance of the capacitor group is connected to the input end of the common ratio a device, and through the main road connecting an input source switch; the capacitor in each group, the other end of the capacitance through the corresponding multi-channel selection switch is connected to a plurality of input source. Connect the reference voltage by adjusting the DAC capacitance of the capacitor array, DAC capacitor array is optimized, can reduce the overall size of the DAC capacitor capacitor array, thereby reducing the SAR type analog-to-digital converter volume, lower power consumption, at the same time can reduce the cost of the chip chip manufacturing.

【技術實現步驟摘要】
【國外來華專利技術】DAC電容陣列及模數轉換器、降低模數轉換器功耗的方法
本專利技術實施例屬于集成電路領域，尤其涉及一種DAC電容陣列及模數轉換器、降低模數轉換器功耗的方法。
技術介紹
逐次逼近型模數轉換器(SuccessiveApproximationAnalog-to-digitalconverter，SARADC)可以將模擬信號轉化為數字信號，參考圖1，其由比較器、寄存器以及數模轉化器(Digital-to-analogconverter，DAC)組成，其將模擬信號轉換為數字信號轉換的基本原理是：將待轉換的模擬輸入信號與一個參考信號進行比較，參考信號由一個D/A轉換器的輸出獲得，根據二者大小決定增大還是減小D/A轉換器輸入的數字信號，以使參考信號向模擬輸入信號逼進，當參考信號與模擬輸入信號相等時，向D/A轉換器輸入的數字信號就是模擬輸入信號對應的數字信號。即通過DAC的輸出逐次逼近輸入電壓的方式來實現模數轉換，其逐次逼近過程可參考圖2。SAR型ADC作為模擬模塊和數字模塊之間接口的關鍵部件，廣泛應用于移動設備、無線傳感器等設備中，由于設備的體積問題以及續航問題，要求模數轉換器具有體積小，低功耗的特點，便于集成在各種設備的電路中。現有技術中有兩類用于SAR型模數轉化器的DAC電容陣列，如圖3及圖4所示，其中圖3所示為其中一種現有的DAC電容陣列，圖示電容整列中各電容沒有根據電容大小按照二進制加權排列，每個支路都是相同的單位電容，由于制造誤差跟電容大小或面積成正比，全部采用單位電容可以降低對單位電容制造誤差的要求。相對于根據電容大小按照二進制加權排列的電容陣列，全部采用單位電容可以降低整體電容陣列的大小，減小功耗。然而該方案存在控制支路過多的問題，直接導致用于控制的電路大小跟功耗都會增加，使得電容面積降低帶來的優勢降低甚至消失。其中圖4所示為另一種現有的DAC電容陣列，圖示DAC電容陣列除了右側的兩個單位電容以外，其他電容根據電容大小按照二進制加權排列的方式排布。對于該DAC電容陣列，通過改變右側單位電容的參考電壓，可以有效降低電路功耗。然而如果按照二進制加權排列的方式排布的電容過多時，會導致整體電容的大小過大，增加電路功耗，甚至會抵消通過改變右側單位電容的參考電壓所降低的電路功耗。
技術實現思路
有鑒于此，本專利技術實施例提供一種DAC電容陣列及模數轉換器、降低模數轉換器功耗的方法，以減小SAR型模數轉換器中整體電容的大小，從而達到減小模數轉化器的體積，降低功耗的目的。第一方面，本專利技術實施例提供一種DAC電容陣列，用于SAR型的模數轉化器中，所述DAC電容陣列包括多個并聯的子電容陣列，所述每個子電容陣列包括：電容組：包括N個并聯的電容，所述N為正整數；主路開關及多個多路選擇開關；所述電容組中各電容的一端共同連接于比較器的輸入端，并通過所述主路開關連接一個輸入源；所述電容組中各電容的另一端通過相應的多路選擇開關連接于多個輸入源。進一步的，所述DAC電容陣列還包括一個對稱電容陣列，所述對稱電容陣列中各電容的一端共同連接于所述比較器的另一輸入端。進一步的，所述電容組包括高位子電容組、低位子電容組和一個補位電容，其中所述補位電容為單位電容，所述高位子電容組的電容個數為P，所述低位子電容組的電容個數為M，所述P和M為小于所述N的正整數，具體滿足如下關系：N＝M+P+1。進一步的，所述輸入源包括模擬輸入信號和多個參考電壓，所述參考電壓的電壓值范圍為0～VR，其中，所述高位子電容組所連接的參考電壓包括0，和VR，所述低位子電容組所連接的參考電壓包括所述VR的值可調。第二方面，本專利技術實施例提供一種SAR型模數轉換器，所述模數轉換器包括比較器，連接于比較器輸出端的寄存器，以及連接于所述比較器的輸入端的DAC電容陣列，其中，所述DAC電容陣列包括：多個并聯的子電容陣列，所述每個子電容陣列包括：電容組：包括多個并聯的電容；主路開關及多個多路選擇開關；所述電容組中各電容的一端共同連接于比較器的輸入端，并通過所述主路開關連接一個輸入源；所述電容組中各電容的另一端通過相應的多路選擇開關連接于多個輸入源。進一步的，所述SAR型模數轉換器還包括一個對稱電容陣列，所述對稱電容陣列中各電容的一端共同連接于所述比較器的另一輸入端。進一步的，所述電容組包括高位子電容組、低位子電容組和一個補位電容，其中所述補位電容為單位電容，所述高位子電容組的電容個數為P，所述低位子電容組的電容個數為M，所述P和M為小于所述N的正整數，具體滿足如下關系：N＝M+P+1。進一步的，所述輸入源包括模擬輸入信號和多個參考電壓，所述參考電壓的電壓值范圍為0～VR，其中，所述高位子電容組所連接的參考電壓包括0，和VR，所述低位子電容組所連接的參考電壓包括所述VR的值可調。進一步的，按照電容位從高到低排布，所述高位子電容組中各電容的容值依次為HP，HP-1，…，H2，H1；所述低位子電容組中各電容的容值依次為LM，LM-1，…，L2，L1；其中：HP-1VR，H2VR，…，H2VR，H1VR，的數值滿足比值為2的等比關系。第三方面，本專利技術實施例提供一種降低SAR型模數轉化器功耗的方法，包括：采樣階段，將所述DAC電容陣列接入比較器輸入端的一端通過主路開關接入參考電壓并將所述DAC電容陣列的另一端通過相應的多路選擇開關連接于模擬輸入信號，完成采樣；轉換階段，將所述DAC電容陣列的主路開關斷開，同時將所述多路選擇開關與模擬輸入信號斷開后連接至參考電壓將所述DAC電容陣列連接至比較器輸入端的端電壓與所述比較器另一輸入端的電壓進行比較，根據比較結果確定最高位的值，根據所述最高位的值選擇對應的子電容陣列，并在選定的子電容陣列中獲取次高位以及最低位的值。進一步的，所述根據所述最高位的值選擇對應的子電容陣列包括：在選定子電容陣列后，將非選定的子電容陣列接入參考電壓0或者參考電壓VR。進一步的，其特征在于，所述在選定的子電容陣列中獲取次高位以及最低位的值包括：根據所述DAC電容陣列連接至比較器輸入端的端電壓與所述比較器另一輸入端的電壓的比較結果調整所述選定的子電容陣列中各電容的參考電壓為或其中M為所述選定的子電容陣列中低位子電容組的電容個數。通過本專利技術實施例提供的DAC電容陣列及模數轉換器、降低模數轉換器功耗的方法，通過調整DAC電容陣列各電容連接的參考電壓，對DAC電容陣列進行優化，降低DAC電容陣列的整體電容大小，從而減小SAR型模數轉化器的體積，降低功耗，同時在芯片制造中可降低芯片成本。此外通過改變模擬信號與數字信號之間的轉換過程，減小電容兩端的電壓變化范圍，繼而降低整體功耗。附圖說明為了更清楚地說明本專利技術或現有技術中的方案，下面將對實施例或現有技術描述中所需要使用的附圖作一個簡單介紹，顯而易見地，下面描述中的附圖是本專利技術的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。圖1為SAR型模數轉換器的轉換原理圖。圖2為SAR型模數轉換器的逐次逼近過程示意圖。圖3為現有技術中的一種DAC電容陣列。圖4為現有技術中的另一種DAC電容陣列。圖5為本專利技術實施例提供的DAC電容陣列。圖6為本專利技術實施例提供的用于四位SAR型模數轉換器的DAC電容陣列。圖7本文檔來自技高網...

【技術保護點】
一種DAC電容陣列，所述DAC電容陣列用于SAR型模數轉化器中，其特征在于，所述DAC電容陣列包括多個并聯的子電容陣列，所述每個子電容陣列包括：電容組，其包括N個并聯的電容，所述N為正整數；主路開關及多個多路選擇開關；所述電容組中各電容的一端共同連接于比較器的輸入端，并通過所述主路開關連接一個輸入源；所述電容組中各電容的另一端通過相應的多路選擇開關連接于多個輸入源。

【技術特征摘要】
【國外來華專利技術】1.一種DAC電容陣列，所述DAC電容陣列用于SAR型模數轉化器中，其特征在于，所述DAC電容陣列包括多個并聯的子電容陣列，所述每個子電容陣列包括：電容組，其包括N個并聯的電容，所述N為正整數；主路開關及多個多路選擇開關；所述電容組中各電容的一端共同連接于比較器的輸入端，并通過所述主路開關連接一個輸入源；所述電容組中各電容的另一端通過相應的多路選擇開關連接于多個輸入源。2.根據權利要求1所述的DAC電容陣列，其特征在于，還包括一個對稱電容陣列，所述對稱電容陣列中各電容的一端共同連接于所述比較器的另一輸入端。3.根據權利要求1或2所述的DAC電容陣列，其特征在于，所述電容組包括高位子電容組、低位子電容組和一個補位電容，其中所述補位電容為單位電容，所述高位子電容組的電容個數為P，所述低位子電容組的電容個數為M，所述P和M為小于所述N的正整數，具體滿足如下關系：N＝M+P+1。4.根據權利要求3所述的DAC電容陣列，其特征在于，所述輸入源包括模擬輸入信號和多個參考電壓，所述參考電壓的電壓值范圍為0～VR，其中，所述高位子電容組所連接的參考電壓包括0，和VR，所述低位子電容組所連接的參考電壓包括所述VR的值可調。5.一種SAR型模數轉換器，其特征在于，包括比較器，連接于比較器輸出端的寄存器，以及連接于所述比較器的輸入端的DAC電容陣列，其中，所述DAC電容陣列包括：多個并聯的子電容陣列，所述每個子電容陣列包括：電容組：包括多個并聯的電容；主路開關及多個多路選擇開關；所述電容組中各電容的一端共同連接于比較器的輸入端，并通過所述主路開關連接一個輸入源；所述電容組中各電容的另一端通過相應的多路選擇開關連接于多個輸入源。6.根據權利要求5所述的SAR型模數轉換器，其特征在于，還包括一個對稱電容陣列，所述對稱電容陣列中各電容的一端共同連接于所述比較器的另一輸入端。7.根據權利要求5或6所述的SAR型模數轉換器，其特征在于，所述電容組包括高位子電容組、低位子電容組和一個補位電容，其中所述補位電容為單位電...

【專利技術屬性】
技術研發人員：范碩，
申請(專利權)人：深圳市匯頂科技股份有限公司，
類型：發明
國別省市：廣東,44