檢測基材中的缺陷的存在與位置的方法技術

揭露一種檢測基材上的缺陷的存在與位置的方法。在一實施方式中，此方法可包含：利用外延成長制程形成半導體材料于參考晶圓的多個開口中；對參考晶圓進行一或多個量測，以獲得基線信號；形成多個柵極堆疊與多個應力源區于多個基材中；于形成柵極堆疊后，形成前述半導體材料于批次晶圓中的多個開口中；對批次晶圓進行前述的一或多個量測，以獲得批次信號；比較批次信號與基線信號；以及基于前述的比較，判斷一缺陷是否存在于這些基材上。此方法可避免制造半導體元件的基材損傷，且可提早檢測缺陷，而可縮短生產周期，更可僅舍棄有缺陷的半導體元件，而非舍棄整批，故可降低浪費而節省成本。

【技術實現步驟摘要】

本專利技術是有關于一種檢測方法，且特別是有關于一種檢測基材中的缺陷的存在與位置的方法。
技術介紹
為提升金屬氧化物半導體(MOS)元件的性能，可將應力導入金屬氧化物半導體元件的通道區來改善載子遷移率。通常，在n型金屬氧化物半導體(NMOS)元件的通道區中導入沿源極至漏極方向的拉伸應力，且在p型金屬氧化物半導體(PMOS)元件的通道區中導入沿源極至漏極方向的壓縮應力。一種將應力施加至元件的通道區的常用方法為在此元件的源極區與漏極區中成長應力源區(stressorregion)。舉例而言，位于p型金屬氧化物半導體元件中的應力源區可包含硅鍺(SiGe)，位于n型金屬氧化物半導體元件中的應力源區可包含磷化硅(SiP)。在元件的源極區與漏極區中成長應力源區可包含形成柵極堆疊于硅基材上的步驟、形成多個間隙壁于柵極堆疊的側壁上的步驟、形成多個凹陷于硅基材中且鄰近柵極間隙壁的步驟、以及利用外延成長制程在凹陷中外延成長應力源區的步驟。亦可進行回火。在p型金屬氧化物半導體元件中，由于硅鍺具有較硅大的晶格常數，因此硅鍺于回火后會擴張，而對各自的金屬氧化物半導體元件的通道區施加壓縮應力，此通道區是位于源極硅鍺壓力源與漏極硅鍺壓力源之間。在n型金屬氧化物半導體元件中，由于磷化硅具有較硅小的晶格常數，因此磷化硅于回火后會收縮，而對各自的金屬氧化物半導體元件的通道區施加拉伸應力，此通道區是位于源極磷化硅壓力源與漏極磷化硅壓力源之間。來自外延成長制程的前驅物的原子及/或分子可與柵極堆疊的柵極間隙壁反應。這樣的反應可能會在柵極間隙壁上造成缺陷，例如選擇性損失缺陷(selectivitylossdefect)，這些缺陷難以利用一般的清潔制程移除。亦可能難以快速且準確的檢測這樣的選擇性損失缺陷。因而可能需要檢測外延成長制程所造成的缺陷的改進方法。
技術實現思路
本專利技術的一目的就是在于提供一種檢測基材中的缺陷的存在與位置的方法與晶圓，其可提早檢測缺陷，因此可縮短生產周期。依照在此所描述的一或多個實施方式，一種檢測基材中的缺陷的存在與位置的方法可包含：形成介電層于晶圓上；形成多個開口延伸穿過介電層并進入晶圓中；外延形成半導體材料于開口中；對具有半導體材料形成于其中的每一開口進行一或多個量測；以及根據此或此些量測判斷基材上的缺陷的存在。依照在此所描述的一或多個實施方式，一種檢測基材中的缺陷的存在與位置的方法可包含：利用外延成長制程形成半導體材料于參考晶圓的多個開口中；對參考晶圓進行一或多個量測，以獲得基線信號；形成多個柵極堆疊與多個應力源區于多個基材中；于形成柵極堆疊后，形成前述的半導體材料于一批次晶圓中的多個開口中；對批次晶圓進行前述的或多個量測，以獲得批次信號；比較批次信號與基線信號；以及基于前述的比較，判斷一缺陷是否存在于基材上。依照在此所描述的一或多個實施方式，一種晶圓可包含：一介電層設于一第一半導體基材上；多個開口延伸穿過介電層而進入第一半導體基材中；以及一化合物半導體材料設于每一開口中，其中這些開口的多個位置、與用于一半導體元件的一制作制程中的一第二半導體基材中的多個凹陷的多個位置之間有一對一的對應。本專利技術的優點為可舍棄鄰近于與監測到偏離基線的位置對應的凹陷的特定半導體元件，而非舍棄整批，因此本專利技術的運用可藉由降低浪費而節省成本。此外，波長散布X射線光譜儀量測與電流電壓量測是在晶圓上進行，因此不會對用以制造半導體元件的基材造成損傷。再者，由于本專利技術的運用可提早檢測缺陷，因此可縮短生產周期，提升產能。附圖說明從以下結合所附附圖所做的詳細描述，可對本揭露的態樣有更佳的了解。需注意的是，根據業界的標準實務，各特征并未依比例繪示。事實上，為了使討論更為清楚，各特征的尺寸可任意地增加或減少。[圖1A]至[圖1F]是繪示依照一實施方式的一種在半導體元件的源極區與漏極區中制作應力源區的方法的剖面圖；[圖2]是繪示依照一實施方式的一種具有多個柵極堆疊形成于其上的基材的俯視平面圖；[圖3A]至[圖3D]是繪示依照一實施方式的一種制造晶圓的方法的剖面圖；[圖4A]至[圖4D]是繪示依照一實施方式的一種制造晶圓的方法的俯視平面圖；[圖5]是繪示依照一實施方式的一種利用晶圓來檢測選擇性損失缺陷的存在與位置的方法的流程圖；[圖6]是繪示依照一實施方式的波長散布X射線光譜儀(WDS)量測與電流電壓(IV)量測的變化；其中，符號說明：100柵極堆疊100-1第一柵極堆疊100-2柵極堆疊101隔離區102基材102a主要表面104柵極介電層106柵極電極108抗反射涂層110硬掩模112第一間隙壁114補償間隙壁115蝕刻制程116第二間隙壁118凹陷120應力源區122殘余物302晶圓302a主要表面304介電層306光阻層308第一開口310第二開口312部分314部分316半導體材料500流程圖502步驟504步驟506步驟508步驟510步驟512步驟514步驟602基線波長散布X射線光譜信號604基線波長散布X射線光譜信號606基線電流電壓信號608批次波長散布X射線光譜信號610批次波長散布X射線光譜信號612批次電流電壓信號614批次波長散布X射線光譜信號616批次波長散布X射線光譜信號618批次電流電壓信號D1深度L1第一位置L2第二位置R區域T1厚度T2厚度。具體實施方式以下的揭露提供了許多不同的實施方式或實施例，以實施所提供的標的的不同特征。以下所描述的構件與堆疊的特定實施例是用以簡化本揭露。當然這些僅為實施例，并非用以作為限制。舉例而言，在描述中，第一特征形成于第二特征上方或上，可能包含第一特征與第二特征以直接接觸的方式形成的實施方式，而也可能包含額外特征可能形成在第一特征與第二特征之間的實施方式，如此第一特征與第二特征可能不會直接接觸。此外，本揭露可能會在各個實施例中重復參考數字及/或文字。這樣的重復是基于簡單與清楚的目的，以其本身而言并非用以指定所討論的各實施方式及/或配置之間的關系。另外，在此可能會使用空間相對用語，例如「向下(beneath)」、「下方(below)」、「較低(lower)」、「上方(above)」、「較高(upper)」等等，以方便說明來描述如圖式所繪示的一元件或一特征與另一(另一些)元件或特征的關系。除了在圖中所繪示的方向外，這些空間相對用詞意欲含括元件在使用或操作中的不同方位。設備可能以不同方式定位(旋轉90度或在其它方位上)，因此可利用同樣的方式來解釋在此所使用的空間相對描述符號。為提升金屬氧化物半導體(MOS)元件的性能，可將應力導入金屬氧化物半導體元件的通道區來改善載子遷移率。通常，在n型金屬氧化物半導體(NMOS)元件的通道區中導入沿源極至漏極方向的拉伸應力，且在p型金屬氧化物半導體(PMOS)元件的通道區中導入沿源極至漏極方向的壓縮應力。一種將應力施加至p型金屬氧化物半導體元件或n型金屬氧化物半導體元件的通道區的方法為，在p型金屬氧化物半導體元件或n型金屬氧化物半導體元件的源極區與漏極區中成長應力源區(包含摻雜的化合物半導體材料)。圖1A至圖1F是繪示依照一或多個實施方式的一種在半導體元件(例如，p型金屬氧化物半導體元件及/或n型金屬氧化物半導體元件)的源極區與漏極區中制作應力源區的方本文檔來自技高網...

【技術保護點】
一種檢測基材中的缺陷的存在與位置的方法，包含：形成介電層于晶圓上；形成多個開口延伸穿過所述介電層并進入所述晶圓中；外延形成半導體材料于所述開口中；對具有所述半導體材料形成于其中的每一所述開口進行一或多個量測；以及根據所述量測判斷基材上的缺陷的存在。

【技術特征摘要】
2015.07.31 US 14/814,9591.一種檢測基材中的缺陷的存在與位置的方法，包含：形成介電層于晶圓上；形成多個開口延伸穿過所述介電層并進入所述晶圓中；外延形成半導體材料于所述開口中；對具有所述半導體材料形成于其中的每一所述開口進行一或多個量測；以及根據所述量測判斷基材上的缺陷的存在。2.如權利要求1的方法，其中所述量測包含波長散布X射線光譜儀量測；外延形成半導體材料的步驟包含分子束外延、液相外延、氣相外延與選擇性外延成長的至少一者；以及形成介電層于晶圓上的步驟包含化學氣相沉積、等離子增益化學氣相沉積、低壓化學氣相沉積與次大氣壓化學氣相沉積的至少一者。3.如權利要求1的方法，其中所述介電層的厚度的范圍從3nm至50nm；形成所述開口落在所述晶圓的7％至28％的范圍中；每一所述開口具有一深度，該深度的范圍從90nm至150nm；以及所述半導體材料的厚度對所述開口的深度的比例的范圍從0.2至1。4.一種檢測基材中的缺陷的存在與位置的方法，包含：利用外延成長制程形成半導體材料于參考晶圓的多個開口中；對所述參考晶圓進行一或多個量測，以獲得基線信號；形成多個柵極堆疊與多個應力源區于多個基材中；于形成所述柵極堆疊后，形成所述半導體材料于批次晶圓中的多個開口中；對所述批次晶圓進行所述量測，以獲得批次信號；比較所述批次信號與所述基線信號；以及基于比較所述批次信...

【專利技術屬性】
技術研發人員：洪世瑋，林劍鋒，潘正揚，關恕，
申請(專利權)人：臺灣積體電路制造股份有限公司，
類型：發明
國別省市：中國臺灣;71