一種LDO電路及其供電方法,FPGA芯片技術

本發明專利技術涉及一種LDO電路及其供電方法，FPGA芯片。在一個實施例中，該供電方法應用于由LDO電路以及配置存儲器構成的FPGA芯片，其中，FPGA芯片包括：第一工作狀態和第二工作狀態，該LDO電路設置有第一輸出電壓和第二輸出電壓；該方法包括：確定FPGA芯片的工作狀態；當FPGA芯片處于第一工作狀態時，LDO電路由第一輸出支路向第一外部功能模塊輸出第一輸出電壓；當FPGA芯片處于第二工作狀態時，LDO電路由第二輸出支路向第一外部功能模塊輸出第二輸出電壓。本發明專利技術有效的降低了FPGA芯片休眠狀態時的功耗，從而延長電源的使用壽命。

【技術實現步驟摘要】

本專利技術涉及現場可編程邏輯門陣列(FieldProgrammableGateArray,FPGA)芯片的
，特別是一種LDO電路及其供電方法，FPGA芯片。
技術介紹
LDO電路廣泛應用于電路系統中，作用是產生穩定的電壓輸出，給數字電路以及對電源敏感的模擬電路提供電源，從而保證整個系統的穩定工作。目前，LDO電路結構在產品應用中多采用帶隙基準源加運放的結構，通過運放負反饋實現電壓的精確控制。雖然現有的LDO電路結構能夠實現比較高精度的穩壓輸出，但是整個電路結構中既包含帶隙基準源BGR，又包含有運算放大器OP，這就必然會導致電路的整體功耗比較高，即使BGR和LDO都采用低功耗的電路結構，其靜態電流之和也會達到10uA,這對于處于睡眠狀態，靜態電流僅有幾十微安的低功耗FPGA芯片是一個不小的消耗。
技術實現思路
本專利技術的目的是為了解決現有技術存在的上述不足，提供一種通過對LDO電路及其供電方法的優化，實現在例如FPGA處于睡眠狀態時，消耗極低功耗持續給配置存儲器持續穩定供電使存儲數據保持的電路及方法。為實現上述目的，第一方面，本專利技術提供了一種LDO電路，該電路包括：第一輸出支路和第二輸出支路；第一輸出支路和第二輸出支路與第一外部功能模塊連接；根據第二外部功能模塊提供的配置信息，由第一輸出支路向第一外部功能模塊輸出第一輸出電壓或者由第二輸出支路向第一外部功能模塊輸出第二輸出電壓。優選地，第一外部功能模塊和第二外部功能模塊為FPGA芯片內部的功能模塊。優選地，第一輸出支路包括：帶隙基準源、第一運算放大器、第二運算放大器、第一功率管、第一電源電壓和第一電阻及可用配置位調節電阻組成的電源網絡；配置信息包括第一控制信號、第二控制信號和第三控制信號；第一運算放大器接入第一控制信號；第二運算放大器接入第二控制信號；帶隙基準源的輸出腳與第一運算放大器的反向輸入端相連接；第一運算放大器正向輸入端與可用配置位調節電阻、第一電阻相連接；第一電阻的另一端接地；第一運算放大器的正向輸出端與第二運算放大器的反向輸入端相連接；第一運算放大器的反向輸出端與第二運算放大器的正向輸入端相連接；第二運算放大器的輸出端與第一功率管的柵極相連接；第一功率管的源極與第一電源電壓相連接；第一功率管的漏極與可用配置位調節電阻的另一端、第二輸出支路相連接；第二輸出支路包括：第二電源電壓和第二功率管；第二功率管的漏極與第一功率管的漏極相連接；第二功率管的柵極接入第三控制信號；第二功率管的源極與第二電源電壓相連接。優選地，當第一控制信號和第二控制信號為第一電平，第三控制信號為第二電平時，第一輸出支路向第一外部功能模塊輸出第一輸出電壓；當第一控制信號和第二控制信號為第二電平，第三控制信號為第一電平時，第二輸出支路向第一外部功能模塊輸出第二輸出電壓。優選地，第一輸出支路還包括：第一補償電容和第二補償電容；第二運算放大器的正向輸入端與輸出端通過第一補償電容相連接；第一運算放大器的正向輸出端通過第二補償電容與第一功率管的漏極相連接。優選地，第一輸出支路還包括：NMOS管、第一開關和第二開關；NMOS管的柵極通過第一開關與第一放大器的正向輸出端相連接；NMOS管的漏極與第一功率管的漏極相連接；NMOS管的源極接地；第二開關短接可用配置位調節電阻。第二方面，本專利技術提供了一種LDO電路供電方法，應用于由LDO電路以及配置存儲器構成的FPGA芯片，其中，FPGA芯片包括：第一工作狀態和第二工作狀態，LDO電路設置有第一輸出電壓和第二輸出電壓；該方法包括：確定FPGA芯片的工作狀態；當FPGA芯片處于第一工作狀態時，LDO電路通過第一輸出支路向第一外部功能模塊輸出第一輸出電壓；當FPGA芯片處于第二工作狀態時，LDO電路通過第二輸出支路向第一外部功能模塊輸出第二輸出電壓。優選地，第一工作狀態包括：起電模式、工作模式和等待模式中的一個或多個；第二工作狀態包括：休眠模式。優選地，工作狀態的切換通過FPGA芯片配置的方式實現。第三方面，本專利技術提供了一種FPGA芯片，該芯片包括：如上述介紹的LDO電路以及配置存儲器；LDO電路設置有第一輸出電壓和第二輸出電壓；確定FPGA芯片的工作狀態；當FPGA芯片處于第一工作狀態時，LDO電路通過第一輸出支路向第一外部功能模塊輸出第一輸出電壓；當FPGA芯片處于至第二工作狀態時，LDO電路通過第一輸出支路向第一外部功能模塊輸出第二輸出電壓。本專利技術提供的一種LDO電路及其供電方法，FPGA芯片，利用芯片配置的方式控制LDO電路為外部功能模塊切換輸出電壓，從而減小了FPGA芯片休眠狀態時的功耗，延長電源使用壽命。附圖說明圖1為本專利技術實施例提供的一種LDO電路的結構示意圖；圖2為本專利技術實施例提供的一種LDO電路的電路圖；圖3為采用本專利技術實施例LDO電路的FPGA芯片的時序圖。具體實施方式為使本專利技術實施例的目的、技術方案和優點更加清楚，下面將結合本專利技術實施例中的附圖，對本專利技術實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例是本專利技術一部分實施例，而不是全部的實施例。基于本專利技術中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本專利技術保護的范圍。為便于對本專利技術實施例的理解，下面將結合附圖以具體實施例做進一步的解釋說明，實施例并不構成對本專利技術實施例的限定。圖1本專利技術實施例提供的一種LDO電路的結構示意圖，如圖1所示，該電路包括第一輸出支路101和第二輸出支路102；第一輸出支路101和第二輸出支路102與第一外部功能模塊103連接；根據第二外部功能模塊提供的配置信息，由第一輸出支路101向第一外部功能模塊103輸出第一輸出電壓或者由第二輸出支路102向第一外部功能模塊103輸出第二輸出電壓。需要說明的是，根據第二外部功能模塊提供的第一配置信息，由第一輸出支路101向第一外部功能模塊103輸出第一輸出電壓。根據第二外部功能模塊提供的第二配置信息，由第二輸出支路102向第一外部功能模塊103輸出第二輸出電壓。圖2本專利技術實施例提供的一種LDO電路的電路圖，如圖2所示，第一輸出支路包括：帶隙基準源BGR、第一運算放大器OP1、第二運算放大器OP2、第一功率管PM1、第一電源電壓VDDIO和第一電阻R1及可用配置位調節電阻R2組成的電源網絡；配置信息包括第一控制信號PD_OP1、第二控制信號PD_OP1和第三控制信號VC_SW；第一運算放大器OP1接入第一控制信號PD_OP1；第二運算放大器OP2接入第二控制信號PD_OP2；帶隙基準源BGR的輸出腳與第一運算放大器OP1的反向輸入端相連接；第一運算放大器OP1的正向輸入端與可用配置位調節電阻R2、第一電阻R1相連接；第一電阻R1的另一端接地；第一運算放大器OP1的正向輸出端與第二運算放大器OP2的反向輸入端相連接；第一運算放大器OP1的反向輸出端與第二運算放大器OP2的正向輸入端相連接；第二運算放大器OP2的輸出端與第一功率管PM1的柵極相連接；第一功率管PM1的源極與第一電源電壓相連接；第一功率管PM1的漏極與可用配置位調節電阻R2的另一端、第二輸出支路相連接；第二輸出支路包括：第二電源電壓和第二功率管PM2；第二功率管PM2的漏極與第一功率PM1管的漏極本文檔來自技高網...

【技術保護點】
一種LDO電路，其特征在于，所述電路包括：第一輸出支路和第二輸出支路；所述第一輸出支路和所述第二輸出支路與第一外部功能模塊連接；根據第二外部功能模塊提供的配置信息，由所述第一輸出支路向所述第一外部功能模塊輸出第一輸出電壓或者由所述第二輸出支路向所述第一外部功能模塊輸出第二輸出電壓。

【技術特征摘要】
1.一種LDO電路，其特征在于，所述電路包括：第一輸出支路和第二輸出支路；所述第一輸出支路和所述第二輸出支路與第一外部功能模塊連接；根據第二外部功能模塊提供的配置信息，由所述第一輸出支路向所述第一外部功能模塊輸出第一輸出電壓或者由所述第二輸出支路向所述第一外部功能模塊輸出第二輸出電壓。2.根據權利要求1所述的電路，其特征在于，所述第一外部功能模塊和所述第二外部功能模塊為FPGA芯片內部的功能模塊。3.根據權利要求1所述的電路，其特征在于，所述第一輸出支路包括：帶隙基準源、第一運算放大器、第二運算放大器、第一功率管、第一電源電壓和第一電阻及可用配置位調節電阻組成的電源網絡；所述配置信息包括第一控制信號、第二控制信號和第三控制信號；所述第一運算放大器接入第一控制信號；所述第二運算放大器接入第二控制信號；所述帶隙基準源的輸出腳與所述第一運算放大器的反向輸入端相連接；所述第一運算放大器正向輸入端與所述可用配置位調節電阻、所述第一電阻相連接；所述第一電阻的另一端接地；所述第一運算放大器的正向輸出端與所述第二運算放大器的反向輸入端相連接；所述第一運算放大器的反向輸出端與所述第二運算放大器的正向輸入端相連接；所述第二運算放大器的輸出端與所述第一功率管的柵極相連接；所述第一功率管的源極與所述第一電源電壓相連接；所述第一功率管的漏極與所述可用配置位調節電阻的另一端、所述第二輸出支路相連接；所述第二輸出支路包括：第二電源電壓和第二功率管；所述第二功率管的漏極與所述第一功率管的漏極相連接；所述第二功率管的柵極接入第三控制信號；所述第二功率管的源極與所述第二電源電壓相連接。4.根據權利要求3所述的電路，其特征在于，當所述第一控制信號和所述第二控制信號為第一電平，所述第三控制信號為第二電平時，所述第一輸出支路向所述第一外部功能模塊輸出所述第一輸出電壓；當所述第一控制信號和所述第二控制信號為所述第二電平，所述第三控制信號為所述第一電平時，所述第二輸出支路向所述第一...

【專利技術屬性】
技術研發人員：周雪萍，薛慶華，劉明，
申請(專利權)人：京微雅格北京科技有限公司，
類型：發明
國別省市：北京;11