用于FinFET器件的方法和結構技術

本發明專利技術公開了半導體器件及其形成方法。該方法包括接收具有鰭的襯底，鰭穿過襯底上方的隔離結構而突出；蝕刻鰭的部分，從而產生溝槽；在溝槽的側壁上形成摻雜的材料層；以及在溝槽中生長至少一個外延層。該方法還包括使隔離結構上方的至少一個外延層的第一部分暴露；以及實施退火工藝，從而將摻雜劑從摻雜的材料層驅至至少一個外延層的第二部分內。至少一個外延層的第一部分為半導體器件提供應變的溝道，并且至少一個外延層的第二部分提供穿通停止件。本發明專利技術的實施例還涉及用于FinFET器件的方法和結構。

【技術實現步驟摘要】

本專利技術的實施例涉及集成電路器件，更具體地，涉及用于FinFET器件的方法和結構。
技術介紹
半導體集成電路(IC)產業已經經歷了指數增長。IC材料和設計中的技術進步已經產生了多代IC，其中，每一代IC都比前一代IC具有更小和更復雜的電路。在IC演化過程中，功能密度(即，每芯片面積的互連器件的數量)已經普遍增大，而幾何尺寸(即，使用制造工藝可以產生的最小組件(或線))已經減小。這種按比例縮小工藝通常通過提高生產效率和降低相關成本來提供益處。這種按比例縮小也已經增大了處理和制造IC的復雜度。例如，與傳統的平面FET相比，由于覆蓋區小且具有高驅動電流，諸如鰭式場效應晶體管(FinFET)的多柵極場效應晶體管(FET)已經得到發展。在一種方法中，在塊狀襯底上形成FinFET以減小制造成本。然而，典型的塊狀FinFET遭受穿通問題，其中，泄漏電流可以在不受柵極控制的區域中流動。為了克服穿通問題，傳統的方法將重雜質注入鰭溝道和塊狀襯底之間的區域內。這些方法不可避免地將雜質注入整個鰭內，從而不利地降低它的載流子遷移率。此外，雜質注入也可能不利地影響鰭的溝道應變。
技術實現思路
本專利技術的實施例提供了一種形成半導體器件的方法，包括：接收具有鰭的襯底，所述鰭突出穿過所述襯底上方的隔離結構；蝕刻所述鰭的部分，從而產生溝槽；在所述溝槽的側壁上形成摻雜的材料層；在所述溝槽中生
長至少一個外延層；使所述隔離結構和所述摻雜的材料層凹進，從而留下位于所述隔離結構上方的所述至少一個外延層的第一部分和由所述摻雜的材料層圍繞的所述至少一個外延層的第二部分；以及實施退火工藝，從而將摻雜劑從所述摻雜的材料層驅至所述第二部分內。本專利技術的另一實施例提供了一種形成半導體器件的方法，包括：接收具有第一鰭和第二鰭的襯底，所述第一鰭和所述第二鰭均突出穿過所述襯底上方的隔離結構；蝕刻所述第一鰭的部分，從而產生第一溝槽；在所述第一溝槽的側壁上形成第一材料層，所述第一材料層具有n型摻雜劑；在所述第一溝槽中的第一應變松弛緩沖(SRB)層上方生長第一外延層；蝕刻所述第二鰭的部分，從而產生第二溝槽；在所述第二溝槽的側壁上形成第二材料層，所述第二材料層具有p型摻雜劑；在所述第二溝槽中的第二SRB層上方生長第二外延層；使所述隔離結構以及所述第一材料層和所述第二材料層凹進，從而在所述隔離結構上方產生所述第一外延層的第一部分和所述第二外延層的第一部分；以及實施退火工藝，從而將所述n型摻雜劑驅至所述第一SRB層內以及將所述p型摻雜劑驅至所述第二SRB層內。本專利技術的又一實施例提供了一種半導體器件，包括：襯底；隔離結構，位于所述襯底上方；至少一個外延層，位于所述襯底上方，其中，所述至少一個外延層的第一部分位于所述隔離結構上方，并且所述至少一個外延層的第二部分由所述隔離結構圍繞；摻雜的材料層，位于所述隔離結構和所述第二部分之間；柵極結構，位于所述隔離結構上方并且與所述第一部分接合。附圖說明當結合附圖進行閱讀時，從以下詳細描述可最佳理解本專利技術的各方面。應該強調，根據工業中的標準實踐，各個部件未按比例繪制并且僅用于說明的目的。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。圖1A至圖1C是根據本專利技術的各個方面的半導體器件的立體圖和截面
圖。圖2示出了根據本專利技術的各個方面的制造半導體器件的方法的流程圖。圖3A至圖3R是根據一些實施例的根據圖2的方法形成半導體器件的截面圖。圖4A至圖4P是根據一些實施例的根據圖2的方法形成另一半導體器件的截面圖。具體實施方式以下公開內容提供了許多用于實現所提供主題的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本專利技術。當然，這些僅僅是實例，而不旨在限制本專利技術。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本專利技術可在各個實例中重復參考標號和/或字符。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空間相對術語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，而本文使用的空間相對描述符可以同樣地作相應的解釋。本專利技術通常涉及半導體器件，更具體地，涉及具有多柵極FET(諸如雙柵極FET、三柵極FET和FinFET)的半導體器件。本專利技術的目的是提供用于半導體器件的方法和半導體器件的結構，該方法和結構有效地克服多柵極FET中的穿通問題，同時提供卓越的載流子遷移率和較高的短溝道效應控制。圖1A至圖1C示出了根據本專利技術的各個方面構建的半導體器件100的立體圖和截面圖。如將示出的，器件100示出了襯底的一個區域中的p型
FinFET和n型FinFET。這提供用于簡化和易于理解的目的并且不必將實施例限制于任何數量的器件、任何數量的區域或區域的任何配置。此外，FinFET器件100可以是在集成電路(IC)或其部分的處理期間制造的中間器件，中間器件可以包括靜態隨機存取存儲器(SRAM)和/或其他邏輯電路，諸如電阻器、電容器和電感器的無源組件，以及諸如p型FET、n型FET、雙柵極FET、三柵極FET、FinFET、金屬氧化物半導體場效應晶體管(MOSFET)、互補金屬氧化物半導體(CMOS)晶體管、雙極晶體管、高壓晶體管、高頻晶體管、其他存儲單元和它們的組合的有源組件。參照圖1A，器件100包括襯底102和位于襯底102上方的隔離結構106。器件100包括形成在襯底102上方的p型FinFET 100a和n型FinFET 100b。FinFET 100a和100b具有類似的結構并且將在下文中共同地進行描述。FinFET 100a(100b)包括從襯底102向上(沿著“z”方向)突出并且穿過隔離結構106的鰭104a(104b)。FinFET 100a(100b)還包括位于隔離結構106上方并且在鰭的三側(頂面和側壁)上與鰭104a(104b)接合的柵極結構100a(110b)。在一些實施例中，柵極結構100a(110b)可以僅在兩側(例如，僅在鰭的側壁)上與相應的鰭接合。FinFET 100a(100b)還包括位于鰭104a(104b)和隔離結構106之間的摻雜的材料層108a(108b)。將在以下部分中進一步描述器件100的各個元件。在本實施例中，襯底102是硅襯底。可選地，襯底102可以包括其他元素半導體，諸如鍺；化合物半導體，包括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它們的組合。在本實施例中，通過包括光刻、蝕刻和外延生長工藝的各種工藝形成鰭104a和104b，這些工藝將在后面進一步詳細地描述。隔離結構106可以由氧化硅、氮化硅、本文檔來自技高網...

【技術保護點】
一種形成半導體器件的方法，包括：接收具有鰭的襯底，所述鰭突出穿過所述襯底上方的隔離結構；蝕刻所述鰭的部分，從而產生溝槽；在所述溝槽的側壁上形成摻雜的材料層；在所述溝槽中生長至少一個外延層；使所述隔離結構和所述摻雜的材料層凹進，從而留下位于所述隔離結構上方的所述至少一個外延層的第一部分和由所述摻雜的材料層圍繞的所述至少一個外延層的第二部分；以及實施退火工藝，從而將摻雜劑從所述摻雜的材料層驅至所述第二部分內。

【技術特征摘要】
2015.02.11 US 14/619,3531.一種形成半導體器件的方法，包括：接收具有鰭的襯底，所述鰭突出穿過所述襯底上方的隔離結構；蝕刻所述鰭的部分，從而產生溝槽；在所述溝槽的側壁上形成摻雜的材料層；在所述溝槽中生長至少一個外延層；使所述隔離結構和所述摻雜的材料層凹進，從而留下位于所述隔離結構上方的所述至少一個外延層的第一部分和由所述摻雜的材料層圍繞的所述至少一個外延層的第二部分；以及實施退火工藝，從而將摻雜劑從所述摻雜的材料層驅至所述第二部分內。2.根據權利要求1所述的方法，其中，所述摻雜的材料層的形成包括：在所述溝槽的底面和所述側壁上沉積摻雜的材料；以及實施蝕刻工藝以從所述溝槽的所述底面去除所述摻雜的材料，從而在所述溝槽的所述側壁上留下所述摻雜的材料作為所述摻雜的材料層。3.根據權利要求1所述的方法，其中，形成所述摻雜的材料層包括：對所述溝槽的所述側壁實施等離子體摻雜工藝。4.根據權利要求1所述的方法，其中，所述第一部分為n型場效應晶體管提供溝道，并且所述摻雜的材料層包括p型摻雜劑。5.根據權利要求4所述的方法，其中，所述摻雜的材料層包括硼硅酸鹽玻璃(BSG)。6.根據權利要求4所述的方法，其中，所述第一部分調節為具有拉伸應變。7.根據權利要求1所述的方法，其中，所述第...

【專利技術屬性】
技術研發人員：盧永晏，宋家瑋，陳豪育，
申請(專利權)人：臺灣積體電路制造股份有限公司，
類型：發明
國別省市：中國臺灣;71