一種基于FPGA圖像翻轉的硬件實現方法技術

本發明專利技術公開了一種基于FPGA圖像翻轉的硬件實現方法，將視頻數據存放在DDR中，DDR工作在猝發模式，設計對應的DDR控制器以及FIFO的讀寫控制器。將DDR中數據劃分成小塊分別讀入FIFO數組中，通過FIFO數組的數據重新拼接讀寫來實現每個小塊圖像的流水翻轉，同時為了提高效率，采用了兩組FIFO數組實現乒乓算法，一組FIFO在寫數據實現翻轉時，另一組FIFO讀取DDR中圖像數據。本發明專利技術利用FPGA并行數據處理的特點，直接對存放在SDRAM中的圖像像素通過SDRAM控制器實現圖像翻轉，達到大數據的緩存和高速的要求，簡化算法，提高效率。本發明專利技術在Xilinx的Virtex?7XC7V585T平臺上得到驗證，整個模塊可工作在285Mhz的時鐘下，滿足高清圖像數據的傳輸要求。

【技術實現步驟摘要】

本專利技術公開了一種基于FPGA圖像翻轉的硬件實現方法，適用于高分辨率視頻圖像翻轉處理，涉及圖像處理

技術介紹
隨著人們對視頻圖像的清晰度和細節顯示要求的不斷提高，高分辨率、高bit位的視頻標準相繼被推出，造成了數據處理量極大的增加，要求數據處理速度極大提高，意味著對數據緩存的容量和控制提出較高的要求。在常用的存儲器中，SDRAM具有大容量和高速度的特點，并且價格也比較便宜，在視頻圖像處理中被廣泛的用于圖像緩存。但由于SDRAM的操作方式較復雜，常見的控制器支持的視頻分辨率普遍都不高。在高分辨率的視頻圖像已經普及的今天，支持高分辨率的SDRAM控制器的設計也已經被越來越多的視頻圖像處理人士關注。
技術實現思路
本專利技術所要解決的技術問題是：針對現有技術的缺陷，提供一種基于FPGA圖像翻轉的硬件實現方法，針對高分辨率視頻圖像的翻轉，將圖像數據采集在DDR中，將DDR劃分成小塊分別讀入FIFO數組中，通過FIFO數組的讀寫來實現圖像的翻轉，實現FPGA流水，提高速率，同時為了更好的節省時間提高效率，采用了兩組FIFO數組實現乒乓算法。本專利技術為解決上述技術問題采用以下技術方案：一種基于FPGA圖像翻轉的硬件實現方法，具體的硬件結構包括DDR硬件、DDR控制器、FIFO讀控制器、FIFO寫控制器以及復數個FIFO存儲器，所述DDR硬件與DDR控制器相連接，DDR控制器還分別與FIFO讀控制器、FIFO寫控制器相連接，FIFO讀控制器、FIFO寫控制器分別與對應的FIFO存儲器相連接；所述DDR控制器包括用戶接口部分、邏輯控制部分以及物理層，其中，所述用戶接口部分實現讀寫數據的緩存、調整數據格式為傳輸數據所需要的格式、將用戶地址轉換為DDR的bank、row和column形式；所述邏輯控制部分包括bank、row和column配置機制以及仲裁單元，實現系統吞吐量和延時的優化；所述物理層提供物理接口到DDR硬件，包含時鐘、地址和控制生成邏輯，讀寫數據路徑以及上電后DDR控制器的初始化。作為本專利技術的進一步優選方案，所述DDR控制器的數據傳輸采用突發模式，從用戶端發送控制字符；當向FIFO存儲器寫數據時，發送完控制字符后，從用戶寫端口向FIFO存儲器發送數據；當由FIFO存儲器讀數據時，從用戶讀端口由FIFO存儲器中讀取數據。作為本專利技術的進一步優選方案，所述FIFO讀控制器的狀態機分為三個狀態：初始化、DDR工作以及讀數據狀態；在初始化狀態中，當DDR硬件初始化結束后DDR進入工作狀態開始接收讀寫命令，向DDR控制器寫入讀命令，讀取數據存放到相應的FIFO存儲器中，讀取完畢進入DDR工作狀態。作為本專利技術的進一步優選方案，所述DDR硬件為SDRAM，具體型號為CY7C1543KV18。作為本專利技術的進一步優選方案，所述DDR控制器為FPGA，具體型號為Virtex-7XC7V585T。作為本專利技術的進一步優選方案，將需要進行圖像翻轉的圖像像素數據存儲在FIFO存儲器中，所述FIFO存儲器的數量為64個，平均的分成兩組；將所述圖像劃分為小塊，讀取被劃分的小塊的數據，小塊中每一行數據寫入每一個FIFO存儲器中，將第一組的FIFO存儲器寫滿后，讀取其中每個FIFO存儲器的第一個數據，每4個拼接成一個burst數據，寫入DDR該小塊的第一行中，寫完8次后就將原來小塊的第一列翻轉成了新的小塊的第一行；依次將FIFO存儲器剩余的31個數據拼接寫入相應的地址，完成小模塊的翻轉；當第一組的32個FIFO存儲器在寫數據時，將下一個小模塊的原始數據讀出到第二組FIFO存儲器中，兩組FIFO存儲器交替讀寫，實現乒乓并行流水操作。作為本專利技術的進一步優選方案，所述圖像像素為1024*768，每個像素點為32位，翻轉之后實現圖像像素變為768*1024，像素點保持32位，所述像素存儲空間擴展為1024*1024，擴展出來的空間填寫數據為0；采用突發模式讀寫，突發長度為4，劃分后的每個小塊橫向包含1024/(4*4*2)＝32個數據，縱向768個像素點每個小包包含32個數據，768/32＝4*6分成6份，剩余2份用擴展的數據補齊。本專利技術采用以上技術方案與現有技術相比，具有以下技術效果：本專利技術利用FPGA并行數據處理的特點，直接對存放在SDRAM中的圖像像素通過SDRAM控制器實現圖像翻轉，達到大數據的緩存和高速的要求，簡化算法，提高效率。附圖說明圖1是DDR控制器結構的結構示意圖。圖2是DDR像素數據分塊示意圖。圖3是圖像翻轉結構框圖。圖4是圖像翻轉數據讀寫示意圖。圖5是讀控制模塊狀態機示意圖。圖6是布局布線后時序報告。具體實施方式下面詳細描述本專利技術的實施方式，所述實施方式的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施方式是示例性的，僅用于解釋本專利技術，而不能解釋為對本專利技術的限制。下面結合附圖對本專利技術的技術方案做進一步的詳細說明：本專利技術所公開的基于FPGA圖像翻轉的硬件實現方法，針對高分辨率視頻圖像的翻轉，將圖像數據采集在DDR中，將DDR劃分成小塊分別讀入FIFO數組中，通過FIFO數組的讀寫來實現圖像的翻轉，實現FPGA流水，提高速率，同時為了更好的節省時間提高效率，采用了兩組FIFO數組實現乒乓算法。下面以一個具體實施例，詳細介紹本專利技術的技術方案。在具體實施例中，采用的FPGA為Xilinx公司的Virtex-7XC7V585T，SDRAM采用Cypress公司的CY7C1543KV18芯片，物理上兩片位寬為18bit的SRAM以地址共享、數據擴展的方式接入Virtex-7FPGA。如圖1所示為DDR控制器結構，分為三個組成部分：用戶接口部分、邏輯控制部分以及物理層。用戶接口部分實現讀寫數據的緩存、調整數據格式為傳輸數據所需要的格式、將用戶地址轉換為DDR的bank、row和column形式；邏輯控制部分包括bank、row和column配置機制以及仲裁單元，實現系統吞吐量和延時的優化；物理層提供物理接口到外部DDR3SDRAM，包含時鐘、地址和控制生成邏輯，讀寫數據路徑以及上電后SDRAM的初始化。整個DDR3控制器的數據傳輸采用突發模式，設定數據突發長度(BurstLenth)為4，從用戶端發送控制字符，包括地址以及讀/寫命令，如果向存儲器寫數據，發送完控制字符后，從用戶寫端口向存儲器發送數據；如本文檔來自技高網...

【技術保護點】
一種基于FPGA圖像翻轉的硬件實現方法，其特征在于：具體的硬件結構包括DDR硬件、DDR控制器、FIFO讀控制器、FIFO寫控制器以及復數個FIFO存儲器，所述DDR硬件與DDR控制器相連接，DDR控制器還分別與FIFO讀控制器、FIFO寫控制器相連接，FIFO讀控制器、FIFO寫控制器分別與對應的FIFO存儲器相連接；所述DDR控制器包括用戶接口部分、邏輯控制部分以及物理層，其中，所述用戶接口部分實現讀寫數據的緩存、調整數據格式為傳輸數據所需要的格式、將用戶地址轉換為DDR的bank、row和column形式；所述邏輯控制部分包括bank、row和column配置機制以及仲裁單元，實現系統吞吐量和延時的優化；所述物理層提供物理接口到DDR硬件，包含時鐘、地址和控制生成邏輯，讀寫數據路徑以及上電后DDR控制器的初始化。

【技術特征摘要】
1.一種基于FPGA圖像翻轉的硬件實現方法，其特征在于：具體的硬件結構包括DDR硬件、
DDR控制器、FIFO讀控制器、FIFO寫控制器以及復數個FIFO存儲器，所述DDR硬件與DDR
控制器相連接，DDR控制器還分別與FIFO讀控制器、FIFO寫控制器相連接，FIFO讀控制器、
FIFO寫控制器分別與對應的FIFO存儲器相連接；
所述DDR控制器包括用戶接口部分、邏輯控制部分以及物理層，其中，所述用戶接口部
分實現讀寫數據的緩存、調整數據格式為傳輸數據所需要的格式、將用戶地址轉換為DDR的
bank、row和column形式；
所述邏輯控制部分包括bank、row和column配置機制以及仲裁單元，實現系統吞吐量和
延時的優化；
所述物理層提供物理接口到DDR硬件，包含時鐘、地址和控制生成邏輯，讀寫數據路徑
以及上電后DDR控制器的初始化。
2.如權利要求1所述的一種基于FPGA圖像翻轉的硬件實現方法，其特征在于：所述DDR控
制器的數據傳輸采用突發模式，從用戶端發送控制字符；
當向FIFO存儲器寫數據時，發送完控制字符后，從用戶寫端口向FIFO存儲器發送數據；
當由FIFO存儲器讀數據時，從用戶讀端口由FIFO存儲器中讀取數據。
3.如權利要求1所述的一種基于FPGA圖像翻轉的硬件實現方法，其特征在于：所述FIFO讀
控制器的狀態機分為三個狀態：初始化、DDR工作以及讀數據狀態；
在初始化狀態中，當DDR硬件初始化結束后DDR進入工作狀態開始接收讀寫命令，向DDR
控制器寫入讀命令，讀取數據存放到相應的FIFO存儲器中，讀取完畢進入DDR工作狀態。
4.如權利要求1所述的一種基于FPGA圖像...

【專利技術屬性】
技術研發人員：鐘雪燕，丁民豆，李春英，張純偉，
申請(專利權)人：南京鐵道職業技術學院，
類型：發明
國別省市：江蘇;32