本發明專利技術公開的一種FPGA的加載和升級目標代碼的裝置，包括主控處理器、FPGA、帶輸出使能控制的雙向緩存器，以及非易失性存儲器，其中FPGA與非易失性存儲器通過四根數據信號線、一根時鐘信號線和一根片選信號線相連接，主控處理器與非易失性存儲器相連，中間用雙向緩存器進行隔離切換，主控處理器同時還控制雙向緩存器的輸出使能以及FPGA的初始化復位信號。本發明專利技術的裝置及方法，不僅實現了升級功能，也保證了FPGA加載的速率，減少系統的啟動時間。
【技術實現步驟摘要】
本專利技術涉及數據通信領域，特別涉及一種FPGA的加載和升級目標代碼的裝置及方法。
技術介紹
FPGA (Field Programmable Gate Array，現場可編程門陣列)以其內部邏輯的并行運行，高速工作時鐘，豐富的輸入輸出管腳資源，集成高速串行收發模塊，特定接口協議的核資源等優勢，廣泛用于通信硬件設備系統中，完成板級邏輯控制，接口轉換，數據傳輸，算法處理等功能。基于FPGA此類芯片的特性，目標代碼在系統掉電時會丟失，所以在系統設計時需將目標代碼存于芯片外部的非易失性的存儲器上，每次系統啟動時，都會進行加載FPGA目標代碼的操作。現有的設計中，最常見的是采用主控處理器，非易失性存儲器，FPGA，CPLD (Complex Programmable Logic Device，復雜可編程邏輯器件)的組合加載和升級FPGA目標代碼。主控處理器負責通過對外接口從上位機獲取FPGA的目標代碼數據并將其通過并行數據總線燒寫到非易失性存儲器中，完成目標代碼的升級。系統啟動時，由CPLD通過并行數據總線讀取非易失性存儲器中的目標代碼，并同時加載到FPGA。這種實現方法的缺點主要有以下幾點:1、占用了主控處理器較多的管腳；2、額外增加了一個邏輯芯片CPLD配合完成，增加了成本和功耗，使得芯片的布局空間更加緊張；3、實現較為復雜。這種實現方案消耗了較多的資源，不適用于對成本、功耗、空間敏感的系統。通常的，FPGA還支持另一種加載模式，即主動加載模式。現用設計中，通常用FPGA外掛一個單線串行接口的非易失性存儲器，FPGA復位初始化后，自主從該非易失性存儲器中讀取目標代碼，FPGA在正常工作時，通過對外接口從上位機獲取新的目標代碼數據并寫到非易失性存儲器中，完成升級。這種模式的缺點有:1、由FPGA自己更新非易失性存儲器中的內容，若出現獲取了錯誤的目標代碼或者更新過程中系統斷電等事件，則不完整或不正確的目標代碼會把非易失性存儲器原來正確的目標代碼覆蓋掉，系統重新運行時，FPGA無法正常工作，也就無法再次升級FPGA的目標代碼(除非另接仿真器等其他工具)，這將成為一個嚴重的系統缺陷和隱患；2、單線串行接口的數據傳輸速率低，導致FPGA的加載時間較長，增加了整個系統的啟動時間。這種實現方案的存在系統缺陷和隱患以及FPGA加載時間較長等不足。
技術實現思路
本專利技術的目的在于克服現有技術的缺點與不足，提供一種FPGA的加載和升級目標代碼的裝置。本專利技術的另一目的在于提供一種FPGA的加載和升級目標代碼的方法。本專利技術的目的通過以下的技術方案實現:—種FPGA的加載和升級目標代碼的裝置，包括主控處理器、FPGA、帶輸出使能控制的雙向緩存器，以及非易失性存儲器，其中FPGA與非易失性存儲器通過四根數據信號線、一根時鐘信號線和一根片選信號線相連接，主控處理器與非易失性存儲器相連，中間用雙向緩存器進行隔離切換，主控處理器同時還控制雙向緩存器的輸出使能以及FPGA的初始化復位信號。所述非易失性存儲器支持SPI接口訪問并支持quad I/O模式(四數據線模式)。所述主控處理器與非易失性存儲器通過SPI (串行設備接口 )接口相連。所述FPGA采用主動自加載模式。本專利技術的另一目的通過以下的技術方案實現:一種FPGA的加載和升級目標代碼的方法，包含以下步驟:A、系統正常上電，主控處理器進入用戶代碼運行，使能FPGA初始化復位信號同時禁止使能雙向緩存器的輸出；FPGA處于初始化復位狀態，雙向緩存器處于高阻輸出狀態；B、根據時序要求，主控處理器通過控制FPGA初始化復位信號保持FPGA處于復位狀態一段時間；C、主控處理器解除FPGA的初始化復位狀態，FPGA從非易失性存儲器搬移目標代碼，完成FPGA目標代碼的加載；D、主控處理器接收到升級請求后，使FPGA處于復位狀態，使能雙向緩存器的輸出，使非易失性存儲器掉電重啟，非易失性存儲器處于單數據線SPI接口模式；E、主控處理器接收外接接口傳輸過來的FPGA的目標代碼數據，通過SPI接口將數據寫進存儲設備中；F、目標代碼寫入完成后，進行CRC校驗并將結果提示消息上報；G、若校驗通過，則上報升級成功，完成升級；若校驗不通過，則上報校驗失敗，并回到步驟D。步驟B中，所述復位狀態保持100ms。步驟C中，所述FPGA從非易失性存儲器搬移目標代碼是通過四數據線SPI接口完成的。步驟D中，所述非易失性存儲器通過掉電重啟完成四數據線接口訪問模式切換為單數據線SPI接口訪問模式。本專利技術與現有技術相比，具有如下優點和有益效果:本專利技術通過采用FPGA的自主加載模式和支持SPI接口訪問的非易失性存儲器的quad I/O模式，不僅實現了升級功能，也保證了 FPGA加載的速率，減少系統的啟動時間。同時，通過非易失性存儲器的訪問接口的模式切換，主控制器仍保持傳統的單數據線SPI接口模式訪問FLASH，不僅釋放了主控處理器的接口管腳資源，(單個FPGA加載只需占用主控處理器8個管腳信號就能滿足設計要求)也避免對主控處理器的器件選型形成限制。減小了 CPLD等其他邏輯芯片或處理芯片的依賴，在功耗，成本以及芯片布局空間上都得到明顯的優化，且在發生升級失敗，錯誤等意外時可以重新升級，直到正常，使得整個裝置的實現清晰簡單、嚴謹。【附圖說明】圖1為本專利技術所述一種FPGA的加載和升級目標代碼的裝置的原理框圖。圖2為本專利技術所述一種FPGA的加載和升級目標代碼的方法的流程圖。【具體實施方式】下面結合實施例及附圖對本專利技術作進一步詳細當前第1頁1 2 本文檔來自技高網...
【技術保護點】
一種FPGA的加載和升級目標代碼的裝置，其特征在于：包括主控處理器、FPGA、帶輸出使能控制的雙向緩存器，以及非易失性存儲器，其中FPGA與非易失性存儲器通過四根數據信號線、一根時鐘信號線和一根片選信號線相連接，主控處理器與非易失性存儲器相連，中間用雙向緩存器進行隔離切換，主控處理器同時還控制雙向緩存器的輸出使能以及FPGA的初始化復位信號。
【技術特征摘要】
【專利技術屬性】
技術研發人員：林克檳，
申請(專利權)人：廣州慧睿思通信息科技有限公司，
類型：發明
國別省市：廣東;44
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