雙端口SRAM制造技術

一種雙端口SRAM，包括比較單元、控制單元和N個選擇單元。所述比較單元適于在兩組地址端口的地址信號相同時輸出第一電平至N個選擇單元和所述控制單元，否則輸出第二電平至所述N個選擇單元和所述控制單元；第n個選擇單元適于在接收到所述第一電平時選擇所述第一組數據端口中第n個數據端口的數據輸出，在接收到所述第二電平時選擇所述第二組數據端口中第n個數據端口的數據輸出。本發明專利技術技術方案提供的雙端口SRAM，減小了兩個實體同時讀取所述雙端口SRAM中同一地址的存儲單元的噪聲。

【技術實現步驟摘要】

本專利技術涉及存儲器
，特別涉及一種雙端口SRAM。
技術介紹
靜態隨機存取存儲器(SRAM，StaticRandomAccessMemory)是隨機存取存儲器的一種。所謂“靜態”，是指這種存儲器只要保持通電，里面儲存的數據就可以恒常保持。相對地，動態隨機存取存儲器(DRAM，DynamicRandomAccessMemory)里面所儲存的數據就需要周期性地更新。當電力供應停止時，SRAM儲存的數據還是會消失，這與在斷電后還能儲存資料的只讀存儲器(ROM，Read-OnlyMemory)或閃存(FlashMemory)是不同的。在具有多個CPU進行分散處理的控制系統中，CPU之間為了傳遞數據，經常共享同一SRAM。為了提高多個CPU訪問同一SRAM的效率，通常采用雙端口SRAM存儲數據。雙端口SRAM采用兩組獨立的地址總線、數據總線以及控制總線，允許兩個獨立的實體(例如CPU)同時對其進行存取。圖1是常見的一種雙端口SRAM10的結構示意圖，所述雙端口SRAM10包括第一組地址端口ADDR1、第二組地址端口ADDR2、第一組數據端口DOUT1、第二組數據端口DOUT2、第一片選信號輸入端口、第二片選信號輸入端口、第一時鐘信號輸入端口CLK1、第二時鐘信號輸入端口CLK2、第一輸出使能端口、第二輸出使能端口、第一寫使能端口以及第二寫使能端口。具體地，所述第一組地址端口ADDR1和所述第二組地址端口ADDR2適于接收訪問存儲單元的地址信號，其端口數量與所述地址信號的位數相同；所述第一組數據端口DOUT1和所述第二組數據端口DOUT2適于傳輸數據，其端口數量與傳輸的數據位數相同；所述第一片選信號輸入端口和所述第二片選信號輸入端口適于接收片選信號；所述第一時鐘信號輸入端口CLK1和所述第二時鐘信號輸入端口CLK2適于輸入時鐘信號；所述第一輸出使能端口和所述第二輸出使能端口適于接收輸出使能信號；所述第一寫使能端口和所述第二寫使能端口適于接收寫使能信號。所述片選信號控制是否可對所述雙端口SRAM10進行操作，所述輸出使能信號控制所述雙端口SRAM10是否可輸出數據，所述寫使能信號控制是否可對所述雙端口SRAM10進行寫操作。本領域技術人員知曉所述雙端口SRAM10的具體工作原理，在此不再贅述。在所述雙端口SRAM10內部，還包括第一內部時鐘產生電路、第一內部時鐘接收端、第二內部時鐘產生電路、第二內部時鐘接收端、第一行譯碼電路、第一列譯碼電路、第二行譯碼電路、第二列譯碼電路以及多個存儲單元。所述第一內部時鐘產生電路適于根據所述第一片選信號輸入端口接收的片選信號和所述第一時鐘信號輸入端口CLK1接收的時鐘信號產生第一內部時鐘信號，并將所述第一內部時鐘信號輸出至所述第一內部時鐘接收端。在所述第一內部時鐘接收端接收到所述第一內部時鐘后，所述第一行譯碼電路和所述第一列譯碼電路對所述第一組地址端口ADDR1接收的地址信號進行譯碼，通過字線和位線對相應的存儲單元進行操作。所述第二內部時鐘產生電路適于根據所述第二片選信號輸入端口接收的片選信號和所述第二時鐘信號輸入端口CLK2接收的時鐘信號產生第二內部時鐘信號，并將所述第二內部時鐘信號輸出至所述第二內部時鐘接收端。在所述第二內部時鐘接收端接收到所述第二內部時鐘后，所述第二行譯碼電路和所述第二列譯碼電路對所述第二組地址端口ADDR2接收的地址信號進行譯碼，通過字線和位線對相應的存儲單元進行操作。圖2是常見的一種雙端口SRAM存儲單元的電路圖，所述雙端口SRAM存儲單元包括：第一上拉晶體管P21、第二上拉晶體管P22、第一下拉晶體管N21、第二下拉晶體管N22、第一傳輸晶體管N23、第二傳輸晶體管N24、第三傳輸晶體管N25以及第四傳輸晶體管N26。其中，所述第一上拉晶體管P21和所述第二上拉晶體管P22為PMOS管，所述第一下拉晶體管N21、所述第二下拉晶體管N22、所述第一傳輸晶體管N23、所述第二傳輸晶體管N24、所述第三傳輸晶體管N25以及所述第四傳輸晶體管N26為NMOS管。具體地，所述第一上拉晶體管P21的源極和所述第二上拉晶體管P22的源極連接第一電源端Vdd，所述第一上拉晶體管P21的柵極連接所述第一下拉晶體管N21的柵極、所述第二上拉晶體管P22的漏極、所述第二下拉晶體管N22的漏極、所述第二傳輸晶體管N24的源極以及所述第四傳輸晶體管N26的源極，所述第一上拉晶體管P21的漏極連接所述第一下拉晶體管N21的漏極、所述第二上拉晶體管P22的柵極、所述第二下拉晶體管N22的柵極、所述第一傳輸晶體管N23的源極以及所述第三傳輸晶體管N25的源極；所述第一下拉晶體管N21的源極和所述第二下拉晶體管N22的源極連接第二電源端Vss，所述第二電源端Vss提供的電源電壓低于所述第一電源端Vdd提供的電源電壓；所述第一傳輸晶體管N23的柵極和所述第二傳輸晶體管N24的柵極連接第一字線WL1，所述第一傳輸晶體管N23的漏極連接第一位線BL1；所述第三傳輸晶體管N25的柵極和所述第四傳輸晶體管N26的柵極連接第二字線WL2，所述第三傳輸晶體管N23的漏極連接第二位線BL2；所述第二傳輸晶體管N24的漏極連接第三位線BLB1；所述第四傳輸晶體管N26的漏極連接第四位線BLB2。通過對所述第一字線WL1、所述第二字線WL2、所述第一位線BL1、所述第二位線BL2、所述第三位線BLB1以及所述第四位線BLB2施加相應的電壓，可對第一數據節點D1和第二數據節點D2進行讀寫操作。對于圖2所示的雙端口SRAM存儲單元，無法允許兩個獨立的實體同時對其進行寫操作，但允許兩個獨立的實體同時對其進行讀操作。然而，當兩個獨立的實體同時對其進行讀操作時，流過下拉晶體管的電流較大，導致所述雙端口SRAM存儲單元的噪聲增大。
技術實現思路
本專利技術解決的是兩個獨立的實體同時讀取雙端口SRAM中同一地址的存儲單元而產生大噪聲的問題。為解決上述問題，本專利技術提供一種雙端口SRAM，包括第一組地址端口、第二組地址端口、第一組數據端口、第二組數據端口、第一內部時鐘產生電路、第一內部時鐘接收端、第二內部時鐘產生電路以及第二內部時鐘接收端，所述雙端口SRAM還包括比較單元、控制單元和N個選擇單元，N為所述第一組數據端口的端口數量；所述比較單元適于在所述第一組地址端口的地址信號與所述第二組地址端口的地址信號相同時輸出第一電平至所述N個選擇單元和所述控制單元本文檔來自技高網...

【技術保護點】
一種雙端口SRAM，包括第一組地址端口、第二組地址端口、第一組數據端口、第二組數據端口、第一內部時鐘產生電路、第一內部時鐘接收端、第二內部時鐘產生電路以及第二內部時鐘接收端，其特征在于，還包括比較單元、控制單元和N個選擇單元，N為所述第一組數據端口的端口數量；所述比較單元適于在所述第一組地址端口的地址信號與所述第二組地址端口的地址信號相同時輸出第一電平至所述N個選擇單元和所述控制單元，否則輸出第二電平至所述N個選擇單元和所述控制單元；所述控制單元適于在接收到所述第一電平時禁止所述第二內部時鐘產生電路輸出內部時鐘信號至所述第二內部時鐘接收端，在接收到所述第二電平時允許所述第二內部時鐘產生電路輸出內部時鐘信號至所述第二內部時鐘接收端；第n個選擇單元適于在接收到所述第一電平時選擇所述第一組數據端口中第n個數據端口的數據輸出，在接收到所述第二電平時選擇所述第二組數據端口中第n個數據端口的數據輸出，1≤n≤N。

【技術特征摘要】
1.一種雙端口SRAM，包括第一組地址端口、第二組地址端口、第一組數據
端口、第二組數據端口、第一內部時鐘產生電路、第一內部時鐘接收端、第
二內部時鐘產生電路以及第二內部時鐘接收端，其特征在于，還包括比較單
元、控制單元和N個選擇單元，N為所述第一組數據端口的端口數量；
所述比較單元適于在所述第一組地址端口的地址信號與所述第二組地址
端口的地址信號相同時輸出第一電平至所述N個選擇單元和所述控制單元，
否則輸出第二電平至所述N個選擇單元和所述控制單元；
所述控制單元適于在接收到所述第一電平時禁止所述第二內部時鐘產生
電路輸出內部時鐘信號至所述第二內部時鐘接收端，在接收到所述第二電平
時允許所述第二內部時鐘產生電路輸出內部時鐘信號至所述第二內部時鐘接
收端；
第n個選擇單元適于在接收到所述第一電平時選擇所述第一組數據端口
中第n個數據端口的數據輸出，在接收到所述第二電平時選擇所述第二組數
據端口中第n個數據端口的數據輸出，1≤n≤N。
2.如權利要求1所述的雙端口SRAM，其特征在于，所述比較單元包括第一
與門電路和M個同或門電路，M為所述第一組地址端口的端口數量；
第m個同或門電路的第一輸入端連接所述第一組地址端口中第m個地址
端口，第m個同或門電路的第二輸入端連接所述第二組地址端口中第m個地
址端口，第m個同或門電路的輸出端連接所述第一與門電路的第m個輸入端，
所述第一與門電路的輸出端作為所述比較單元的輸出端，1≤m≤M。
3.如權利要求1或2所述的雙端口SRAM，其特征在于，所述控制單元包括
第一反相器和第二與門電路；
所述第一反相器的輸入端適于接收所述第一電平或所述第二電平，所述
第一反相器的輸出端連接所述第二與門電路的第一輸入端；
所述第二與門電路的第二輸入端適于接收所述第二內部時鐘產生電路輸
出的內部時鐘信號，所述第二與門電路的輸出端連接所述第二內部時鐘接收
端。
4.如權利要求3所述的雙端口SRAM，其特征在于，所述第n個選擇單元包
括第二反相器、第一傳輸門和第二傳輸門；
所述第二反相器的輸入端連接所述第一傳輸門的第一控制端和所述第二
傳輸門的第二控制端并適于接收所述第一電平或所述第二電平，所述第二反
相器的輸出端連接所述第一傳輸門的第二控制端和所述第二傳輸門的第一控
制端；
所述第一傳輸門的輸入端連接所述第一組數據端口中第n個數據端口，
所述第一傳輸門的輸出端連接所述第二傳輸門的輸出端并作為所述第n個選
擇單元的輸出端；
所述第二傳輸門的輸入端連接所述第二組數據端口中第n個數據端口。
5.如權利要求4所述的雙端口SRAM，其特征在于，所述第一傳輸門包括第
一PMOS管和第一NMOS管，所述第二傳輸門包括第二PMOS管和第二
NMOS管；
所述第一PMOS管的柵極為所述第一傳輸門的第二控制端，所述第一
PMOS管的源極連接所述第一NMOS管的漏極并作為所述第一傳輸門的輸入
端，所述第一PMOS管的漏極連接所述第一NMOS管的源極并作為所述第一
傳輸門的輸出端，所述第一NMOS管的柵極為所述第一傳輸門的第一控制端；
所述第二PMOS管的柵極為所述第二傳輸門的第二控制端，所述第二
PMOS管的源極連接所述第二NMOS管的漏極并作為所述第二傳輸門的輸入
端，所述第二PMOS管的漏極連接所述第二NMOS管的源極并作為所述第二
傳輸門的輸出端，所述第二NMOS管的柵極為所述第二傳輸門的第一控制端。
6.如權利要求3所述的雙端口SRAM，其特征在于，所述第n個選擇單元包
括第一開關和第二開關；
所述第一開關的控制端連接所述第二開關的控制端并適于接收所述第...

【專利技術屬性】
技術研發人員：李智，
申請(專利權)人：中芯國際集成電路制造上海有限公司，
類型：發明
國別省市：上海;31