低輸入電容功率半導(dǎo)體場效應(yīng)晶體管制造技術(shù)

低輸入電容功率半導(dǎo)體場效應(yīng)晶體管，屬于半導(dǎo)體器件技術(shù)領(lǐng)域，為解決現(xiàn)有技術(shù)中MOSFET器件結(jié)構(gòu)會出現(xiàn)米勒電容效應(yīng)的問題，本實用新型專利技術(shù)為：低輸入電容功率半導(dǎo)體場效應(yīng)晶體管，其特征是，半導(dǎo)體場效應(yīng)器件的多晶硅柵在JFET區(qū)兩側(cè)邊緣處斷開，形成兩側(cè)多晶硅柵極和中間JFET區(qū)上的多晶硅場板，兩側(cè)多晶硅柵與多晶硅場板之間均具有間距，所述多晶硅場板在芯片有源區(qū)邊緣與該器件的源區(qū)金屬相連，形成該器件的DS之間的電容；多晶硅柵的寬度小于等于所述溝道長度，所述間距在0.2微米到5微米之間，并且大于柵氧化層厚度4倍以上；兩多晶硅柵極上方通過多晶硅層相連，且該結(jié)構(gòu)與多晶硅場板之間通過絕緣層相隔。（*該技術(shù)在2024年保護過期，可自由使用*）

【技術(shù)實現(xiàn)步驟摘要】

本技術(shù)涉及金屬氧化物半導(dǎo)體場效應(yīng)晶體管，尤其是功率VDMOSFET、IGBT、平 面型（溝道平行芯片表面）的超級結(jié)構(gòu)的DMOS和IGBT等功率半導(dǎo)體器件，具體涉及低輸 入電容功率半導(dǎo)體場效應(yīng)晶體管，屬于半導(dǎo)體器件

技術(shù)介紹
金屬氧化物半導(dǎo)體場效應(yīng)晶體管（MOSFET)在作為開關(guān)器件，在電源等領(lǐng)域中被 廣泛地使用。如圖1所示，金屬氧化物半導(dǎo)體場效應(yīng)晶體管基本原理是在NPN構(gòu)成半導(dǎo)體 表面，在其中的P型區(qū)上并覆蓋兩側(cè)的PN結(jié)，上面形成氧化層金屬（或硅）柵結(jié)構(gòu)，利用柵 下面的P型區(qū)在柵偏壓下形成反型層使兩側(cè)的N型區(qū)聯(lián)通而構(gòu)成的柵控半導(dǎo)體器件。為了 實現(xiàn)高壓，形成如圖2所示的器件結(jié)構(gòu)，器件耐壓漂移區(qū)改為縱向結(jié)構(gòu)；為了工藝實施方便 以及為了達到耐壓的提高或耐壓的穩(wěn)定，金屬（或硅）柵通常要有一定長度覆蓋在漂移區(qū) 上，充當(dāng)場板作用。結(jié)果是提高器件的耐壓，但由于此場板與漂移區(qū)形成電容結(jié)構(gòu)，而且與 器件控制柵相連，此電容的充放電過程直接作用在器件的控制柵上，出現(xiàn)米勒電容效應(yīng)，使 器件的開關(guān)速度降低，改變了器件的動態(tài)增益，增加開關(guān)功率損耗；降低電路效率。
技術(shù)實現(xiàn)思路
本技術(shù)為了解決現(xiàn)有技術(shù)中MOSFET器件結(jié)構(gòu)會出現(xiàn)米勒電容效應(yīng)，使器件 的開關(guān)速度降低，增加開關(guān)功率損耗，降低電路效率的問題，提供了一種低輸入電容功率半 導(dǎo)體場效應(yīng)晶體管。 低輸入電容功率半導(dǎo)體場效應(yīng)晶體管，其特征是，半導(dǎo)體場效應(yīng)器件的多晶硅柵 在JFET區(qū)兩側(cè)邊緣處斷開，形成兩側(cè)多晶硅柵極和中間JFET區(qū)上的多晶硅場板，兩側(cè)多晶 硅柵與多晶硅場板之間均具有間距，所述多晶硅場板在芯片有源區(qū)邊緣與該器件的源區(qū)金 屬相連，形成該器件的DS之間的電容。 多晶硅柵的寬度小于等于所述間距長度，所述間距在0.2微米到5微米之間，并且 大于柵氧化層厚度4倍以上。 兩多晶硅柵極上方通過多晶硅層相連，且該結(jié)構(gòu)與多晶硅場板之間通過絕緣層相 隔。 本技術(shù)的有益效果是：本專利技術(shù)結(jié)構(gòu)減少器件的輸入電容，克服了金屬氧化物 半導(dǎo)體場效應(yīng)器件米勒效應(yīng)，進而縮短了開關(guān)時間提高了開關(guān)速度；同時增加器件的輸出 電容，可以降低器件在高壓開關(guān)電路中的高壓電應(yīng)力。如果優(yōu)化設(shè)計器件的輸入電容和輸 出電容數(shù)值，可以實現(xiàn)器件在電路中零電壓關(guān)斷。 本技術(shù)的實現(xiàn)工藝步驟是多晶硅柵與多晶硅場板一次光刻刻蝕形成，實現(xiàn)了 場效應(yīng)器件的阱區(qū)、源區(qū)、導(dǎo)電溝道的自對準(zhǔn)工藝，同時實現(xiàn)了多晶硅柵與多晶硅場板的自 對準(zhǔn)，解決了光刻套準(zhǔn)偏差產(chǎn)生的器件耐壓與溝道電阻及JFET區(qū)電阻的一致性問題，降低 工藝難度。【附圖說明】 圖1是現(xiàn)有MOSFET器件截面圖。 圖2是常規(guī)功率VDMOSFET器件截面圖。 圖3是本技術(shù)的VDMOSFET器件結(jié)構(gòu)截面圖。 圖4中（a)是本技術(shù)的器件柵極多晶與場板多晶在芯片有源區(qū)邊緣分別與柵 極金屬和源極金屬連接圖；(b)是（a)的局部放大圖。 圖5是常規(guī)功率VDMOSFET器件等效電路圖。 圖6是本技術(shù)的VDMOSFET器件等效電路圖。 圖7是本技術(shù)的器件，改進Cds'結(jié)構(gòu)截面圖。 圖8是本技術(shù)的器件，改進Cds'結(jié)構(gòu)截面圖。 圖9 一 13是本技術(shù)的器件實施方式一實現(xiàn)方法的步驟。 圖14 一 20是本技術(shù)的器件實施方式二實現(xiàn)方法的步驟。 圖中：1、源區(qū)金屬，2、絕緣層，3、柵極，4、N+源區(qū)，5、P型阱區(qū)，6、耐壓漂移區(qū)，7、漏 極金屬，8、漂移區(qū)場板，9、場板下絕緣層。【具體實施方式】 下面結(jié)合附圖對本技術(shù)做進一步詳細說明。 實施方式一： 以VDMOSFET器件為例，如圖2所示，將現(xiàn)有器件的多晶硅柵在JFET區(qū)邊緣處斷 開，分成器件的多晶硅柵極和有源區(qū)的多晶硅場板，形成如圖3所示的低輸入電容功率半 導(dǎo)體場效應(yīng)晶體管，其中多晶硅柵的寬度小于等于溝道長度，多晶硅柵與多晶硅場板的間 距在0. 2微米到5微米之間，所述間距大于柵氧化層厚度4倍以上。如圖4所示，所述多晶 硅場板在芯片有源區(qū)邊緣與器件的源區(qū)金屬相連，形成器件的DS之間的電容。 如圖5所示，常規(guī)VDMOSFET器件的等效電路。本專利技術(shù)所述的低輸入電容功率半導(dǎo) 體場效應(yīng)晶體管，將常規(guī)的器件多晶硅柵在JFET區(qū)邊緣處斷開，將器件控制器件工作的多 晶硅柵與實現(xiàn)耐壓的JFET區(qū)多晶硅場板分開，多晶硅場板產(chǎn)生的電容不與器件的多晶硅 柵極相連而與器件的源極相連，本專利技術(shù)的器件等效電路如圖6所示。與常規(guī)器件相比，該器 件的Cgd電容變?yōu)槠骷腃ds電容，實現(xiàn)了降低輸入電容增加輸出電容的效果。 本專利技術(shù)的實現(xiàn)方法： 步驟一，如圖9所示，外延層上面進行熱氧化形成柵氧化層，在柵氧化層上沉積一 層多晶硅，厚度0. 3微米到0. 8微米，光刻刻蝕多晶硅層，形成多晶硅柵和多晶硅場板，如圖 10所示，實現(xiàn)多晶硅柵與多晶硅場板的自對準(zhǔn)，多晶硅柵的寬度小于等于溝道長度；多晶 硅柵與多晶硅場板的間距在0. 2微米到5微米之間，并且大于柵氧化層厚度4倍以上。 步驟二，如圖11所示，沉積絕緣層，如Si02等，厚度0. 2微米到1微米。 步驟三，如圖12所示，光刻刻蝕絕緣層，局部露出兩側(cè)多晶硅柵外端部。 步驟四，如圖13所示，按照通常的MOSFET器件工藝，進行P阱區(qū)、N+源區(qū)注入擴 散，再沉積氧化層，光刻刻蝕柵極和源極的接觸孔，最后進行正背面金屬化工藝。 實施方式二： 圖7是根據(jù)本專利技術(shù)的一個實施的VDMOSFET芯片截面圖，將器件的多晶硅柵在JFET 區(qū)邊緣處斷開，分成器件的多晶硅柵極和JFET區(qū)上的多晶硅場板，實現(xiàn)多晶硅柵與多晶硅 場板的自對準(zhǔn)，形成如圖7的結(jié)構(gòu)，其中多晶硅柵的寬度小于等于溝道長度，多晶硅柵與多 晶硅場板的間距在〇.2微米到5微米之間，并且大于柵氧化層厚度4倍以上。兩側(cè)的多晶 硅柵極上方通過多晶硅層相連，且該結(jié)構(gòu)與多晶硅場板之間通過絕緣層相隔。 所述多晶硅場板在芯片有源區(qū)邊緣與器件的源區(qū)金屬相連。形成器件的DS之間 的電容，其等效電路如圖6所示。 該工藝實現(xiàn)方法包括以下幾步： 步驟一，如圖14所示，在柵氧化層上沉積一層多晶娃，厚度0. 3微米到0. 8微米， 光刻刻蝕多晶硅層，形成多晶硅柵和多晶硅場板，實現(xiàn)多晶硅柵與多晶硅場板的自對準(zhǔn)，如 圖15所示，多晶硅柵的寬度小于等于溝道長度；多晶硅柵與多晶硅場板的間距在0. 2微米 到5微米之間，并且大于柵氧化層厚度4倍以上。 步驟二，如圖16所示，沉積絕緣層，如Si02等，厚度0. 2微米到1微米。 步驟三，如圖17所示，光刻刻蝕絕緣層，局部露出兩側(cè)多晶硅柵的外端部。 步驟四，如圖18所示，沉積第二層多晶娃，厚度0. 3微米到0. 8微米。 步驟五，如圖19所不，光刻刻蝕第二層多晶娃，露出第一層多晶娃柵的一側(cè)，形成 兩側(cè)多晶硅柵通過沉積的第二層多晶硅相連的結(jié)構(gòu)。 步驟六，如圖20所示，按照通常的M0SFET器件工藝，進行P阱區(qū)、N+源區(qū)注入擴 散，再沉積氧化層，光刻刻蝕柵極和源極的接觸孔，最后進行正背面金屬化工藝。 實施方式三：如圖8所示，是實施方式二進行的改進，為了更好的降低器件關(guān)斷電壓應(yīng)力，增加 柵氧化層的厚度，降低Cgs電容，減薄多晶硅場板下面的絕緣層的厚度，增加Cds'電容，來 實現(xiàn)增加關(guān)斷速度，增加Cds電容對關(guān)斷過程中產(chǎn)生的電本文檔來自技高網(wǎng)...

【技術(shù)保護點】
低輸入電容功率半導(dǎo)體場效應(yīng)晶體管，其特征是，半導(dǎo)體場效應(yīng)器件的多晶硅柵在JFET區(qū)兩側(cè)邊緣處斷開，形成兩側(cè)多晶硅柵極和中間JFET區(qū)上的多晶硅場板，兩側(cè)多晶硅柵與多晶硅場板之間均具有間距，所述多晶硅場板在芯片有源區(qū)邊緣與該器件的源區(qū)金屬相連，形成該器件的DS之間的電容。

【技術(shù)特征摘要】

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：左義忠，高宏偉，張海宇，賈國，
申請(專利權(quán))人：吉林華微電子股份有限公司，
類型：新型
國別省市：吉林;22