應用于高速背板芯片間電互連系統的網格編碼調制方法技術方案

本發明專利技術公開了一種應用于高速背板芯片間電互連系統的網格編碼調制方法，該方法涉及應用于高速背板芯片間電互連系統的網格編碼調制技術，該方法通過信道編碼和信號調制的協同設計，可以在既不增加信道頻帶寬度，也不降低有效信息傳輸速率的情況下獲得編碼增益，提高芯片間串行單鏈路的性能。該系統發送端包括數據并轉串、網格編碼調制、前向反饋均衡器，其中網格編碼調制采取卷積編碼和四電平脈沖幅度調制相結合的手段；接收端包括連續時間線性均衡器、判決反饋均衡器、時鐘數據恢復、軟判決維特比譯碼、數據串轉并，其中判決反饋均衡器濾波器的系數更新基于軟判決維特比譯碼后的糾錯信號。

【技術實現步驟摘要】
應用于高速背板芯片間電互連系統的網格編碼調制方法
本專利技術涉及高速背板芯片間電互連系統領域，具體是將網格編碼調制(TrellisCodedModulation，TCM)技術用于高速背板芯片間電互連系統，通過編碼的糾錯能力獲取編碼增益，從而提高芯片間電互連串行單鏈路系統的可靠性。
技術介紹
高性能并行計算機系統的性能快速發展，對互連I/O帶寬能力的需求與日俱增，高速串行器/解串器技術正在取代傳統并行總線成為芯片間高速電互連接口技術的主流。高速串行器/解串器技術利用內部集成電路將并行數據流轉化為串行流，要求高速背板電互連信道的數據傳輸速率達到20～40Gbit/s，通過均衡和時鐘數據恢復技術提高數據傳輸速率。芯片間串行數據傳輸速率的提高和信道距離的增大給傳輸的有效性和可靠性帶來了挑戰，信號在傳輸過程中受到信道損耗、反射、串擾和噪聲的影響，使得接收端接收到的信號碼間干擾嚴重，從而導致高誤碼率。為了滿足芯片間高速串行鏈路的低誤碼率需求，我們希望通過引入糾錯控制編碼使系統具有一定的糾錯和抗干擾能力，提高傳輸的可靠性。糾錯碼通過在發送端對原碼字增加多余的碼字來擴大發送碼字之間的差別，在接收端根據編碼規則判定接收到的碼字是否有錯誤，從而極大地避免碼流傳送中誤碼的發生。糾錯編碼會使信息數據的傳輸效率降低，所以一般的糾錯編碼技術如漢明碼、卷積碼、里德所羅門(Reed-Solomon，RS)碼對信息傳輸性能的改善是建立在帶寬擴展的基礎上，然而在帶寬受限的高速串行信道中，頻帶資源是寶貴的，依靠傳統的糾錯編碼技術難于提高信道利用率從而改善系統性能。網格編碼調制技術把糾錯編碼和調制結合在一起進行整體方案的最佳設計，可以在不增加系統帶寬、不降低有效信息傳輸速率的情況下取得一定的編碼增益。隨著高速串行鏈路通信數據傳輸速率要求的不斷提高，系統的調制和編碼技術成為提高數據傳輸速率的解決可選方案，例如四電平脈沖幅度調制(FourPulseAmplitudeModulation，PAM4)和前向糾錯編碼(ForwardErrorCorrection，FEC)。如何把糾錯編碼這一有效的技術方案應用于高速串行電互連系統，在不改變有效數據傳輸速率的同時，降低系統誤碼率，提高系統性能成為目前迫切需解決的問題。
技術實現思路
本專利技術要解決的技術問題是提供一種簡單的應用于高速背板芯片間電互連系統的網格編碼調制方法。為了解決上述技術問題，本專利技術提供一種應用于高速背板芯片間電互連系統的網格編碼調制方法；該方法使用發送端和接收端；所述發送端包括數據并轉串模塊、網格編碼調制模塊和前向反饋均衡器；所述接收端包括連續時間線性均衡器、判決反饋均衡器、時鐘數據恢復模塊、軟判決維特比譯碼模塊、數據串轉并模塊；所述數據并轉串模塊將輸入的N位并行數據a[1:N]通過并串轉換器轉換為串行的二進制比特{Xn,Xn＝0,1}；所述網格編碼調制模塊將二進制比特{Xn,Xn＝0,1}轉換為四種電平脈沖波形s0(t)；所述前向反饋均衡器通過輸出信號s1(t)；所述信道通過輸出信號r0(t)；所述連續時間線性均衡器通過輸出信號r1(t)；所述判決反饋均衡器通過輸出信號r2(t)；所述時鐘數據恢復模塊從連續時間線性均衡器的輸出信號r1(t)提取時鐘，獲得最佳采樣時刻提供給判決反饋均衡器；所述軟判決維特比譯碼模塊通過輸出信號r2(t)輸出串行二進制比特并反饋誤差信號e(k)至判決反饋均衡器；所述數據串轉并模塊將串行二進制比特轉換為N位并行數據作為對本專利技術所述的應用于高速背板芯片間電互連系統的網格編碼調制方法的改進：所述網格編碼調制模塊包括卷積編碼器和四電平脈沖調制電路；所述卷積編碼器將二進制比特{Xn,Xn＝0,1}的每一個比特輸入經過碼率的卷積編碼后，得到兩比特輸出{Yn(1),Yn(0),Yn＝0,1}；所述卷積編碼器輸出的碼字{Yn(1),Yn(0),Yn＝0,1}映射到四電平脈沖幅度調制的星座圖中，編碼比特{Yn(1),Yn(0),Yn＝0,1}經過四電平脈沖幅度調制后得到四種電平脈沖波形s0(t)。作為對本專利技術所述的應用于高速背板芯片間電互連系統的網格編碼調制方法的進一步改進：所述連續時間線性均衡器包括放大器和比較器；通過對放大器和比較器的電容和電阻調節，改變零點和第一極點的位置，進而改變頻率響應hCTLE(t)，最后輸出作為對本專利技術所述的應用于高速背板芯片間電互連系統的網格編碼調制方法的進一步改進：所述判決反饋均衡器包括內置反饋支路的反饋濾波器和判決器；反饋支路的輸入是判決器對前一組碼元的判決輸出結果連續時間線性均衡器的輸入減去反饋濾波器的輸出得到判決器的輸入。作為對本專利技術所述的應用于高速背板芯片間電互連系統的網格編碼調制方法的進一步改進：判決反饋均衡器中，在自適應狀態下，首先自動調用調節濾波器系數的自適應訓練步驟，然后利用濾波系數加權延遲線上各信號來產生輸出信號，將輸出信號與期望信號相比，所得的誤差通過自適應控制算法再來調整權值，確保反饋濾波器處在最佳狀態。作為對本專利技術所述的應用于高速背板芯片間電互連系統的網格編碼調制方法的進一步改進：所述軟判決維特比譯碼模塊(24)接收到判決反饋器(22)的一個輸出碼元r2(k)，進行一次度量計算，更新一次路徑，直到接收完一幀數據后進行回溯譯碼，并輸出串行二進制比特同時，軟判決維特比譯碼模塊將譯碼輸出的期望信號與判決反饋器的輸出r2(k)通過減法器得到誤差信號e(k)，誤差信號e(k)反饋至判決反饋均衡器的自適應控制算法從而更新其濾波器系數。本專利技術旨在將網格編碼技術用于高速串行鏈路，提高高速背板芯片間電互連串行單鏈路系統的傳輸性能，降低誤碼率。在發送端采取卷積編碼和四電平脈沖幅度調制相結合(可表示為TCM-PAM4)，接收端采取軟判決維特比譯碼獲取編碼增益，提高傳輸的可靠性。(編碼增益是一種度量，用來定義未編碼的系統和編碼的系統達到相同的誤碼率(BitErrorRate，BER)所需的最小信噪比(Signal-to-NoiseRate，SNR)的差值。)卷積編碼和四電平脈沖幅度調制相結合(TCM-PAM4)的技術可以獲得如下有益效果：(1)在發送端采取卷積編碼獲取糾錯性能，使系統具有一定的抗干擾能力；(2)具有攜帶兩比特信息能力的四電平脈沖幅度調制保證卷積編碼所需的冗余度，使系統的有效傳輸速率不變；(3)卷積編碼和脈沖幅度調制結合，利用網格編碼調制使調制信號獲取最大歐氏距離，在接收端采用軟判決維特比譯碼，實現最佳信號檢測，獲取最大編碼增益。高速串行鏈路系統采取卷積編碼和四電平脈沖幅度調制相結合的網格編碼調制，利用高階調制信號集的冗余度，用大星座傳送小比特數而獲得糾錯能力。為此先將一位比特編碼成具有糾錯能力的兩比特碼字，再映射到四電平星座上去，系統可獲得2.55dB的編碼增益。本專利技術發送端編碼調制包括：(1)編碼模塊：將包含一個比特的輸入信息序列{Xn,Xn＝0,1}進行碼率為的卷積編碼，得到兩比特輸出信號{Yn(1),Yn(0),Yn＝0,1}，其中n表示n時刻；(2)調制模塊：根據網格編碼調制進行發送信號星座點的子集分割，根據得到的分集映射關系，將編碼器輸出的兩比特碼字{Yn(1),Yn(0),Yn＝0,1}映射到四電平脈沖幅度調本文檔來自技高網...

【技術保護點】
應用于高速背板芯片間電互連系統的網格編碼調制方法；該方法使用發送端(1)和接收端(2)；其特征是：所述發送端(1)包括數據并轉串模塊(11)、網格編碼調制模塊(12)和前向反饋均衡器(13)；所述接收端(2)包括連續時間線性均衡器(21)、判決反饋均衡器(22)、時鐘數據恢復模塊(23)、軟判決維特比譯碼模塊(24)、數據串轉并模塊(25)；所述數據并轉串模塊(11)將輸入的N位并行數據a[1:N]通過并串轉換器轉換為串行的二進制比特{Xn,Xn＝0,1}；所述網格編碼調制模塊(12)將二進制比特{Xn,Xn＝0,1}轉換為四種電平脈沖波形s0(t)；所述前向反饋均衡器(13)通過輸出信號s1(t)；所述信道(3)通過輸出信號r0(t)；所述連續時間線性均衡器(21)通過輸出信號r1(t)；所述判決反饋均衡器(22)通過輸出信號r2(t)；所述時鐘數據恢復模塊(23)從連續時間線性均衡器(21)的輸出信號r1(t)提取時鐘，獲得最佳采樣時刻提供給判決反饋均衡器(22)；所述軟判決維特比譯碼模塊(24)通過輸出信號r2(t)輸出串行二進制比特并反饋誤差信號e(k)至判決反饋均衡器(22)；所述數據串轉并模塊(25)將串行二進制比特轉換為N位并行數據...

【技術特征摘要】
1.應用于高速背板芯片間電互連系統的網格編碼調制方法；該方法使用發送端(1)和接收端(2)；其特征是：所述發送端(1)包括數據并轉串模塊(11)、網格編碼調制模塊(12)和前向反饋均衡器(13)；所述接收端(2)包括連續時間線性均衡器(21)、判決反饋均衡器(22)、時鐘數據恢復模塊(23)、軟判決維特比譯碼模塊(24)、數據串轉并模塊(25)；所述數據并轉串模塊(11)將輸入的N位并行數據a[1:N]通過并串轉換器轉換為串行的二進制比特{Xn,Xn＝0,1}；所述網格編碼調制模塊(12)將二進制比特{Xn,Xn＝0,1}轉換為四種電平脈沖波形s0(t)；所述前向反饋均衡器(13)通過輸出信號s1(t)；信道(3)通過輸出信號r0(t)；所述連續時間線性均衡器(21)通過輸出信號r1(t)；所述判決反饋均衡器(22)通過輸出信號r2(t)；所述時鐘數據恢復模塊(23)從連續時間線性均衡器(21)的輸出信號r1(t)提取時鐘，獲得最佳采樣時刻提供給判決反饋均衡器(22)；所述軟判決維特比譯碼模塊(24)通過輸出信號r2(t)輸出串行二進制比特并反饋誤差信號e(k)至判決反饋均衡器(22)；所述數據串轉并模塊(25)將串行二進制比特轉換為N位并行數據hchannel(t)為信道的脈沖響應，hCTLE(t)為連續時間線性均衡器(21)的時域脈沖響應，wn為前向反饋均衡器(13)的加權系數，wi(k)為第k時刻的濾波器系數，d(k-i)為r2(t)在k時刻第i個延遲單元上的判決輸出。2.根據權利要求1所述的應用于高速背板芯片間電互連系統的網格編碼調制方法，其特征是：所述網格編碼調制模塊(12)包括卷積編碼器(121)和四電平脈沖調制電路；所述卷積編碼器(121)將二進制比特{Xn,Xn＝0,1}的每一個比特輸入經過碼率的卷積編碼后...

【專利技術屬性】
技術研發人員：劉鵬，史航，王維東，郭俊，李順斌，鄔可俊，方興，吳東，江國范，謝向輝，
申請(專利權)人：浙江大學，
類型：發明
國別省市：浙江;33