半導體器件制造技術

本實用新型專利技術涉及一種半導體器件。源極互連和漏極互連被交替地設置在多個晶體管單元之間。一條接合線在多個點處被連接到源極互連。另一接合線在多個點處被連接到源極互連。另外，一條接合線在多個點處被連接到漏極互連。另外，另一接合線在多個點處被連接到漏極互連。（*該技術在2024年保護過期，可自由使用*）

【技術實現步驟摘要】
本申請基于日本專利申請No.2013-196874，其內容通過引用被合并在此。
本技術涉及一種半導體器件，并且，例如，涉及一種可適用于具有晶體管和互連的半導體器件的技術。
技術介紹
當半導體芯片被使用時，要求通過接合線等等將半導體芯片連接到諸如引線端子的外部端子。與使用接合線的半導體器件有關的技術包括，例如，在日本未經審查的專利公開No.2000-133730中公開的技術。在日本未經審查的專利公開No.2000-133730中，雙極晶體管和單極晶體管被形成在半導體芯片中。相同的導線在多個點處被連接到與雙極晶體管的發射極電極連接的互連。另外，相同的導線在多個點處被連接到與單極晶體管的漏電極連接的互連。日本未經審查的專利公開No.2000-133730公開了，隨著導線的連接點的數目增加，晶體管的響應的延遲時間被縮短。另一方面，最近已經開發了使用化合物半導體層作為溝道的晶體管。這樣的晶體管具有導通電阻低的特征。同時，日本未經審查的專利公開No.2009-206140和日本未經審查的專利公開No.2011-210771公開了：在具有絕緣柵雙極晶體管(IGBT)的半導體器件中，導線在多個點處被連接到IGBT的表面電極。在具有晶體管的半導體器件中，要求降低導通電阻。這樣的導通電阻包括由晶體管引起的分量和由互連引起的分量。專利技術人已經研究降低由互連引起的電阻分量。根據本說明書的描述和附圖其它問題和新穎的特征將會變得更加清楚。
技術實現思路
在一個實施例中，半導體器件包括第一晶體管單元、第二晶體管單元、以及第三晶體管單元。這些晶體管單元被依次并排地布置在第一方向上，并且都包括柵電極在第一方向上延伸的多個晶體管。第一互連在第一晶體管單元和第二晶體管單元之間延伸，第二互連在第一晶體管單元介于中間的情況下在第一互連的相反側延伸，第三互連在第二晶體管單元和第三晶體管單元之間延伸，并且第四互連在第三晶體管單元介于中間的情況下在第三互連的相反側延伸。第一互連被連接到第一晶體管單元的多個晶體管的源電極和第二晶體管單元的多個晶體管的源電極。第二互連被連接到第一晶體管單元的多個晶體管的漏電極。第三互連被連接到第二晶體管單元的多個晶體管的漏電極和第三晶體管單元的多個晶體管的漏電極。第四互連在第二方向上延伸，并且被連接到第三晶體管單元的多個晶體管的源電極。半導體器件包括第一接合構件、第二接合構件、第三接合構件、以及第四接合構件。第一接合構件在多個點處被連接到第一互連，第二接合構件在多個點處被連接到第二互連，第三接合構件在多個點處被連接到第三互連，并且第四接合構件在多個點處被連接到第四互連。根據實施例，在具有晶體管的半導體器件中，能夠減小由互連引起的電阻分量。附圖說明結合附圖，從某些優選實施例的下面的描述中，本技術的以上和其它目的、優點以及特征將會更加顯而易見，其中：圖1是圖示根據第一實施例的半導體器件的配置的平面圖。圖2是沿著圖1的線A-A’截取的橫截面圖。圖3是圖示接合線被連接到漏極互連所在的點的圖。圖4是圖示晶體管單元的配置的平面圖。圖5是圖示圖4的橫截面B-B’的第一示例的圖。圖6是圖示圖4的橫截面B-B’的第二示例的圖。圖7是圖示圖4的橫截面B-B’的第三示例的圖。圖8是圖示圖4的橫截面B-B’的第四示例的圖。圖9是圖示圖4的橫截面B-B’的第五示例的圖。圖10是沿著圖4的線C-C’的橫截面圖。圖11是圖示根據第二實施例的半導體器件的配置的平面圖。圖12是圖示根據第三實施例的半導體器件的配置的平面圖。圖13是圖示圖12的修改示例的圖。圖14是圖示根據第四實施例的半導體器件的配置的平面圖。圖15是沿著圖14中示出的半導體器件的線D-D’截取的橫截面圖。圖16是圖示根據第五實施例的半導體器件的配置的圖。圖17是圖示根據第六實施例的電子設備的配置的圖。圖18是圖示圖17的修改示例的圖。具體實施方式在此現在參考說明性實施例描述本技術。本領域的技術人員將會認識到，為了解釋性目的，使用本技術的教導能夠完成許多替代性實施例并且本技術不限于實施例。在下文中，將會參考附圖描述本技術的實施例。在所有的附圖中，通過相同的附圖標記參考相同的元件并且其描述將不會被重復。(第一實施例)圖1是圖示根據第一實施例的半導體器件SD的配置的平面圖。圖2是沿著圖1的線A-A’截取的橫截面圖。在附圖中示出的半導體器件SD包括多個晶體管單元TRU(第一晶體管單元(TRU1)、第二晶體管單元(TRU2)、以及第三晶體管單元(TRU3))、多個漏極互連DRI(第二互連和第三互連)、以及多個源極互連SOI(第一互連和第四互連)。多個晶體管單元TRU被并排地布置在第一方向(附圖中的Y方向)中，并且包括多個晶體管TR(稍后描述)。晶體管TR例如是用于功率控制的晶體管，并且柵電極GE(稍后參考圖4描述)在第一方向上延伸。全部多個晶體管單元TRU使用襯底SUB形成。漏極互連DRI和源極互連SOI被交替地定位在晶體管單元TRU之間，并且在與第一方向相交的方向(第二方向：附圖中的X方向)，例如，垂直于第一方向的方向上延伸。換言之，漏極互連DRI被交替地形成在晶體管單元TRU之間，并且源極互連SOI被形成在其中沒有將漏極互連DRI布置在晶體管單元TRU之間的部分中。換言之，第一源極互連SOI1(第一互連)在第一晶體管單元TRU1和第二晶體管單元TRU2之間延伸，并且第二漏極互連DRI2(第三互連)在第二晶體管單元TRU2和第三晶體管單元TRU3之間延伸。第一漏極互連DRI1(第二互連)在第一晶體管單元TRU1介于中間的情況下在第一源極互連SOI1的相反側延伸，并且第二源極互連SOI2(第四互連)在第三晶體管單元TRU3介于中間的情況下在第二漏極互連DRI2的相反側延伸。被包括在第一晶體管單元TRU1中的晶體管TR的源電極SOE和被包括在第二晶體管單元TRU2中的晶體管TR的源電極SOE被連接到第一源極互連SOI1。被包括在第一晶體管單元TRU1中的晶體管TR的漏電極DRE被連接到第一漏極互連DRI1。被包括在第二晶體管單元TRU2中的晶體管TR的漏電極DRE和被包括在第三晶體管單元TRU3中的晶體管TR的漏電極DRE被連接到第二漏極互連DRI2。被包括在第三晶體管本文檔來自技高網...

【技術保護點】
一種半導體器件，包括：襯底；和第一晶體管單元、第二晶體管單元、以及第三晶體管單元，所述第一晶體管單元、所述第二晶體管單元、以及所述第三晶體管單元被形成在所述襯底中并且在第一方向上被依次并排地布置，其中，所述第一晶體管單元、所述第二晶體管單元、以及所述第三晶體管單元都包括多個晶體管，在所述多個晶體管中，柵電極在所述第一方向上延伸，所述半導體器件進一步包括：第一互連，所述第一互連在與所述第一方向相交的第二方向上在所述第一晶體管單元和所述第二晶體管單元之間延伸，并且被連接到所述第一晶體管單元的所述多個晶體管的源電極和所述第二晶體管單元的所述多個晶體管的源電極；第二互連，所述第二互連在所述第一晶體管單元介于所述第二互連和所述第一互連之間的情況下位于所述第一互連的相反側，在所述第二方向上延伸，并且被連接到所述第一晶體管單元的所述多個晶體管的漏電極；第三互連，所述第三互連在所述第二方向上在所述第二晶體管單元和所述第三晶體管單元之間延伸，并且被連接到所述第二晶體管單元的所述多個晶體管的漏電極和所述第三晶體管單元的所述多個晶體管的漏電極；第四互連，所述第四互連在所述第三晶體管單元介于所述第四互連和所述第三互連之間的情況下位于所述第三互連的相反側，在所述第二方向上延伸，并且被連接到所述第三晶體管單元的所述多個晶體管的源電極；第一接合構件，所述第一接合構件在多個點處被連接到所述第一互連；第二接合構件，所述第二接合構件在多個點處被連接到所述第二互連；第三接合構件，所述第三接合構件在多個點處被連接到所述第三互連；以及第四接合構件，所述第四接合構件在多個點處被連接到所述第四互連。...

【技術特征摘要】
2013.09.24 JP 2013-1968741.一種半導體器件，包括：
襯底；和
第一晶體管單元、第二晶體管單元、以及第三晶體管單元，所述
第一晶體管單元、所述第二晶體管單元、以及所述第三晶體管單元被
形成在所述襯底中并且在第一方向上被依次并排地布置，
其中，所述第一晶體管單元、所述第二晶體管單元、以及所述第
三晶體管單元都包括多個晶體管，在所述多個晶體管中，柵電極在所
述第一方向上延伸，
所述半導體器件進一步包括：
第一互連，所述第一互連在與所述第一方向相交的第二方向上在
所述第一晶體管單元和所述第二晶體管單元之間延伸，并且被連接到
所述第一晶體管單元的所述多個晶體管的源電極和所述第二晶體管單
元的所述多個晶體管的源電極；
第二互連，所述第二互連在所述第一晶體管單元介于所述第二互
連和所述第一互連之間的情況下位于所述第一互連的相反側，在所述
第二方向上延伸，并且被連接到所述第一晶體管單元的所述多個晶體
管的漏電極；
第三互連，所述第三互連在所述第二方向上在所述第二晶體管單
元和所述第三晶體管單元之間延伸，并且被連接到所述第二晶體管單
元的所述多個晶體管的漏電極和所述第三晶體管單元的所述多個晶體
管的漏電極；
第四互連，所述第四互連在所述第三晶體管單元介于所述第四互
連和所述第三互連之間的情況下位于所述第三互連的相反側，在所述
第二方向上延伸，并且被連接到所述第三晶體管單元的所述多個晶體
管的源電極；
第一接合構件，所述第一接合構件在多個點處被連接到所述第一
互連；
第二接合構件，所述第二接合構件在多個點處被連接到所述第二

\t互連；
第三接合構件，所述第三接合構件在多個點處被連接到所述第三
互連；以及
第四接合構件，所述第四接合構件在多個點處被連接到所述第四
互連。
2.根據權利要求1所述的半導體器件，其中，所述第一接合構件、
所述第二接合構件、所述第三接合構件、以及所述第四接合構件是接
合線。
3.根據權利要求1所述的半導體器件，其中，所述襯底是矩形的，
并且
其中，當在平面圖中看時，
所述第一接合構件和所述第四接合構件從所述襯底的第一邊延伸
到所述襯底的外部，并且
所述第二接合構件和所述第三接合構件從所述襯底的面對所述第
一邊的第二邊延伸到所述襯底的外部。
4.根據權利要求1所述的半導體器件，其中，當連接點的數目被
設定為n并且連接到所述接合構件的互連的長度被設定為L時，
所述第一接合構件、所述第二接合構件、所述第三接合構件、以
及所述第四接合構件中的每一個被構造使得在所述連接點之間的間隔
是L/n，并且
在最接近所述互連的端部的連接點與所述互連的所述端部之間的
間隔是L/(2n)。
5.一種半導體器件，包括：
襯底；和
第一晶體管單元、第二晶體管單元、以及第三晶體管單元，所述
第一晶體管單元、所述第二晶體管單元、以及所述第三晶體管單元被

\t形成在所述襯底中并且在第一方向上被依次并排地布置，
其中，所述第一晶體管單元、所述第二晶體管單元、以及所述第
三晶體管單元都包括多個晶體管，在所述多個晶體管中，柵電極在所
述第一方向上延伸，
所述半導體器件進一步包括：
第一互連，所述第一互連在與所述第一方向相交的第二方向上在
所述第一晶體管單元和所述第二晶體管單元之間延伸，并且被連接到
所述第一晶體管單元的所述多個晶體管的源電極和所述第二晶體管單
元的所述多個晶體管的源電極；
第二互連，所述第二互連在所述第一晶體管單元介于所述第二互
連和所述第一互連之間的情況下位于所述第一互連的相反側，在所述
第二方向上延伸，并且被連接到所述第一晶體管單元的所述多個晶體
管的漏電極；
第三互連，所述第三互連在所述第二方向上在所述第二晶體管單
元和所述第三晶體管單元之間延伸，并且被連接到所述第二晶體管單
元的所述多個晶體管的漏電極和所述第三晶體管單元的所述多個晶體
管的漏電極；
第四互連，所述第四互連在所述第三晶體管單元介于所述第四互
連和所述第三互連之間的情況下位于所述第三互連的相反側，在所述
第二方向上延伸，并且被連接到所述第三晶體管單元的所述多個晶體
管的源電極；
第一接合構件，當在平面圖中看時，所述第一接合構件在與所述
第一互連和所述第四互連相交的方向上延伸，并且被連接到所述第一
互連和所述第四互連中的每一個；和
第二接合構件，當在平面圖中看時，所述第二接合構件在與所述
第二互連和所述第三互連相交的方向上延伸，并且被連接到所述第二
互連和所述第三互連中的每一個。
6.根據權利要求5所述的半導體器件，其中，所述第一接合構件
和所述第二接合構件是接合帶。
7.根據權利要求5所述的半導體器件，進一步包括多個第一接合
構件和多個第二接合構件。
8.根據權利要求5所述的半導體器件，其中，所述襯底是矩形的，
并且
其中，當在平面圖中看時，
所述第一接合構件從所述襯底的第一邊延伸到所述襯底的外部，
并且
所述第二接合構件從所述襯底的面對所述第一邊的第二邊延伸到
所述襯底的外部。
9.一種半導體器件，包括在第一方向上被依次并排地布置的第一
晶體管...

【專利技術屬性】
技術研發人員：三浦喜直，中村卓，團野忠敏，
申請(專利權)人：瑞薩電子株式會社，
類型：新型
國別省市：日本;JP