一種數字存儲與轉發式干擾系統技術方案

本發明專利技術提供一種數字存儲與轉發式干擾系統，屬于電子通信領域。本發明專利技術可以對輻射源進行偵查、欺騙和干擾，其中欺騙時可以完成在距離、速度和高度上的欺騙。本發明專利技術包含7個外部SMA接口，通過外部提供的雷達波包絡進行主瓣判斷，可編程門整列器件可自動對齊外部輸入的中頻雷達波采樣數據位并對數據進行處理，控制數字頻率合成器與外部功放，實現對輻射源的偵查、欺騙與干擾。

【技術實現步驟摘要】
一種數字存儲與轉發式干擾系統
本專利技術屬于電子通信領域，具體涉及一種數字存儲與轉發式干擾系統。
技術介紹
信號延遲技術在通信領域中被廣泛應用，如通信交換設備、雷達欺騙設備等，常常利用該技術來實現目標。在通信儀器中，許多設備需要使用延遲技術；比如示波器，在很多觀察復雜信號波形的應用場合中，往往需要顯示一個波形的一小部分，并讓它占據整個屏幕，在觀察研究全部電視信號某一選定波形時，使用標準時基通過正常觸發的方法是無能為力的，所以一般都采用雙時基的結構，這就需要引入延遲技術來延遲第二個時基。民用上實現信號延遲的一般方法是使用延遲線，通過信號在延遲線上傳播來得到延遲；上述方法的缺點是延遲線體積龐大，延遲不可控，對于精密儀器來說這樣的延遲不夠精確。在雷達領域，如搜索警戒雷達，該雷達能夠在盡可能大的范圍內，盡可能早地發現及監視目標，保證對方目標在臨近防區之前有充分的時間做好迎敵準備。而延遲技術可以用來對搜索警戒雷達進行欺騙。使用該技術，一方面可以對敵方雷達進行欺騙，達到戰略效果；另一方面可以對自己雷達進行欺騙，適合在演習、訓練等不可能使用真飛機來作為目標的情況下使用，達到演習教學效果。介于以上這些情況，國內對延遲技術，尤其是數字存儲與轉發技術的需求越來越高，存儲與轉發技術已成為對雷達距離欺騙、航跡欺騙、高度欺騙的重要手段。對存儲轉發系統的設計國內有部分研究及專利，如周續力(對搜索警戒雷達的距離欺騙和航跡欺騙研究[D].中北大學,2008:27.)提出了對雷達距離和航跡欺騙方案，即距離欺騙是通過對收到的雷達照射信號進行時延調制和放大實現；田曉威(一種具有實時存儲轉發功能的存儲器，中國技術專利,201220069420.1[P].2012-09-05.)提出了一種具有實時存儲轉發功能的存儲器，主要包含存儲器、數據接口模塊、數據存儲模塊、狀態控制模塊和實時輸出模塊。上述文獻所提及的傳統的存儲轉發系統以及雷達欺騙效果是建立在距離欺騙和速度欺騙基礎上，系統功能比較單一，欺騙功能比較簡單，由于使用外部存儲器，系統最低延遲比較大，欺騙檢驗方法基本上都是通過建模來進行仿真，在實際應用中，存儲轉發系統的輸入輸出鏈路往往會出現時序不同步、數據位不對齊等問題，造成輸出數據不可糾正的錯誤，單一通過仿真來驗證欺騙效果往往和實際有所出入，從而造成系統設計的缺陷。
技術實現思路
本專利技術提供了一種數字存儲與轉發式干擾系統，該系統可以集信號偵查、欺騙、干擾于一體，實現雷達在開啟防干擾模式下進行距離、速度、高度的欺騙；本專利技術實現簡單，工作穩定，輸入帶寬寬。本專利技術具體采用如下技術方案：一種數字存儲與轉發式干擾系統，其結構如圖2和圖3所示，包括數模轉換輸出口1、多普勒倍頻基準輸出口2、頻綜輸入口3、基準頻率輸入口4、外部雷達波包絡輸入口5、飽和功率中頻雷達波輸入口6、低功率中頻雷達波輸入口7、接插件8、第一模數轉換器16、FPGA模塊17、數字頻率合成器18、數模轉換器19、時鐘芯片20、存儲器21、單片機22、第二模數轉換器23及DLVA模數轉換器25；所述飽和功率中頻雷達波輸入口6與第一模數轉換器16連接，所述低功率中頻雷達波輸入口7與第二模數轉換器23連接，所述第一模數轉換器16和第二模數轉換器23分別與FPGA模塊17連接；所述外部雷達波包絡輸入口5連接有DLVA模數轉換器25，DLVA模數轉換器25的輸出端通過CMOS電平轉換器件與FPGA模塊17連接；所述單片機22分別與FPGA模塊17、時鐘芯片20、第二模數轉換器23連接，所述單片機22通過RS422接口與所述接插件8連接；所述FPGA模塊17通過SPI接口與數字頻率合成器18相連，用于控制數字頻率合成器18實時產生多普勒倍頻基準；所述FPGA模塊17的通用輸出接口與接插件8連接以輸出外部功率控制信號；所述數模轉換器19與FPGA模塊17通過LVDS信號通信，可進一步在數模轉換器19輸出端通過鎖延遲環(DLL)與FPGA模塊17連接以確保FPGA模塊17與數模轉換器19的數據時鐘節拍對齊；所述頻綜輸入口3與時鐘芯片20連接，所述基準頻率輸入口4與數字頻率合成器18連接，所述數字頻率合成器18的輸出端與多普勒倍頻基準輸出口2連接，所述數模轉換器19的輸出端與數模轉換輸出口1連接；所述時鐘芯片20分別向第一模數轉換器16、數模轉換器19、第二模數轉換器23及DLVA模數轉換器25提供時鐘節拍；整個系統電源由母板通過接插件8提供；存儲器21與FPGA模塊17連接。所述第二數模轉換器23對輸入至低頻率中頻雷達波輸入口7的雷達波進行采樣，采樣后的信號通過低壓差分信號模式(LVDS)輸入至FPGA模塊17形成雷達欺騙波；所述第一模數轉換器16對飽和功率中頻雷達波輸入口6的雷達波進行采樣，采樣后的信號通過LVDS輸入至FPGA模塊17并作為對雷達波的偵查信息存儲在存儲器21中，達到偵查目的；進一步的，將所存儲信息經由預留網口導入到上位機中進行分析，得到輻射源特征；所述DLVA模數轉換器25對外部雷達波包絡輸入口5的信號進行采樣，采樣后的信號經由CMOS電平轉換器件輸入至FPGA模塊17作為判斷雷達波主瓣依據，由此可只對關鍵波形進行存儲，壓縮存儲量，而不必像現有技術中需增加外部存儲器；以DLVA模數轉換器25輸入的信號為依據，FPGA模塊17調整不同程區雷達波脈沖幅度，實現目標高度欺騙目的；整個系統開始工作時，單片機22配置第二模數轉換器23進入測試模式，此時第二模數轉換器23的四個通道發出特定的測試圖樣，同時FPGA模塊17的內部數據轉換單元14接收第二模數轉換器23傳輸的采樣點，若所述采樣點與上述測試圖樣不同，則FPAG模塊17通過調節其內部的數據轉換單元14中的串并轉換器的行數據移位控制引腳來上下滑動并行數據，同時檢測滑動后的數據是否與測試圖樣對齊；一旦檢測到對齊，FPGA模塊17將固定行數據移位控制引腳，同時產生通知信號觸發單片機配置第二模數轉換器23進入正常工作模式；FPGA模塊17的結構如圖4所示：1)在欺騙模式中，其內部的數據轉換單元14收到第二模數轉換器23的采樣數據后，將所采集數據按照節拍頻率傳遞給多路復用選擇器9，多路復用選擇器9按照節拍頻率將數據傳遞給入口FIFO單元10，入口FIFO單元10一旦收到由門限判定單元26傳輸的DLVA信號，就開始放行多路復用選擇器9傳來的數據并按照時鐘節拍傳遞給主存儲FIFO單元11，同時改變主存儲FIFO單元11輸出信號的empty狀態；出口FIFO單元12檢測到empty信號的狀態由1變為0后啟其動內部計時器開始計時，一旦計時達到與FPGA模塊17相連的單片機22所配置的延遲參數后，出口FIFO單元12開始按照時鐘節拍讀取主存儲FIFO單元11中的數據并將數據傳遞給數據轉換單元15進行并串轉換，最后數據傳輸到多路復用選擇器13輸出給數模轉換器19并輸出欺騙信號；在實現距離欺騙的基礎上，欺騙單元27通過SPI接口28實時控制外部數字頻率合成器18的輸出頻率，達到在載波上疊加多普勒頻率的目的，實現速度欺騙功能；增益控制單元24收到欺騙單元27的控制信號后，分析經由DLVA模數轉換器25輸入的數據，估算此時輸入信號的功率大小并產生功率控制信號本文檔來自技高網...

【技術保護點】
一種數字存儲與轉發式干擾系統，包括數模轉換輸出口(1)、低功率中頻雷達波輸入口(7)、接插件(8)、第一模數轉換器(16)、FPGA模塊(17)、數字頻率合成器(18)、數模轉換器(19)、時鐘芯片(20)、存儲器(21)、單片機(22)及第二模數轉換器(23)，其特征在于，還包括多普勒倍頻基準輸出口(2)、頻綜輸入口(3)、基準頻率輸入口(4)、外部雷達波包絡輸入口(5)、飽和功率中頻雷達波輸入口(6)及DLVA模數轉換器(25)；所述飽和功率中頻雷達波輸入口(6)與第一模數轉換器(16)連接，所述低功率中頻雷達波輸入口(7)與第二模數轉換器(23)連接，所述第一模數轉換器(16)和第二模數轉換器(23)分別與PFGA模塊(17)連接；所述外部雷達波包絡輸入口(5)與DLVA模數轉換器(25)連接，DLVA模數轉換器(25)的輸出端通過CMOS電平轉換器件與FPGA模塊(17)連接；所述單片機(22)分別與FPGA模塊(17)、時鐘芯片(20)、第二模數轉換器(23)連接，所述單片機(22)通過RS422接口與所述接插件(8)連接；所述FPGA模塊(17)通過SPI接口與數字頻率合成器(18)連接，用于控制數字頻率合成器(18)實時產生多普勒倍頻基準；所述FPGA模塊(17)的通用輸出接口與接插件(8)連接用于輸出外部功率控制信號；所述數模轉換器(19)與FPGA模塊(17)通過LVDS信號通信，所述頻綜輸入口(3)與時鐘芯片(20)連接，所述基準頻率輸入口(4)與數字頻率合成器(18)連接，所述數字頻率合成器(18)的輸出端與多普勒倍頻基準輸出口(2)連接，所述數模轉換器(19)的輸出端與數模轉換輸出口(1)連接；所述時鐘芯片(20)分別向第一模數轉換器(16)、數模轉換器(19)、第二模數轉換器(23)及DLVA模數轉換器(25)提供時鐘節拍；整個系統電源由母板通過接插件(8)提供；存儲器(21)與FPGA模塊(17)連接。...

【技術特征摘要】
1.一種數字存儲與轉發式干擾系統，包括數模轉換輸出口(1)、低功率中頻雷達波輸入口(7)、接插件(8)、第一模數轉換器(16)、FPGA模塊(17)、數字頻率合成器(18)、數模轉換器(19)、時鐘芯片(20)、存儲器(21)、單片機(22)及第二模數轉換器(23)，其特征在于，還包括多普勒倍頻基準輸出口(2)、頻綜輸入口(3)、基準頻率輸入口(4)、外部雷達波包絡輸入口(5)、飽和功率中頻雷達波輸入口(6)及DLVA模數轉換器(25)；所述飽和功率中頻雷達波輸入口(6)與第一模數轉換器(16)連接，所述低功率中頻雷達波輸入口(7)與第二模數轉換器(23)連接，所述第一模數轉換器(16)和第二模數轉換器(23)分別與FPGA模塊(17)連接；所述外部雷達波包絡輸入口(5)與DLVA模數轉換器(25)連接，DLVA模數轉換器(25)的輸出端通過CMOS電平轉換器件與FPGA模塊(17)連接；所述單片機(22)分別與FPGA模塊(17)、時鐘芯片(20)、第二模數轉換器(23)連接，所述單片機(22)通過RS422接口與所述接插件(8)連接；所述FPGA模塊(17)通過SPI接口與數字頻率合成器(18)連接，用于控制數字頻率合成器(18)實時產生多普勒倍頻基準；所述FPGA模塊(17)的通用輸出接口與接插件(8)連接用于輸出外部功率控制信號；所述數模轉換器(19)與FPGA模塊(17)通過LVDS信號通信，所述頻綜輸入口(3)與時鐘芯片(20)連接，所述基準頻率輸入口(4)與數字頻率合成器(18)連接，所述數字頻率合成器(18)的輸出端與多普勒倍頻基準輸出口(2)連接，所述數模轉換器(19)的輸出端與數模轉換輸出口(1)連接；所述時鐘芯片(20)分別向第一模數轉換器(16)、數模轉換器(19)、第二模數轉換器(23)及DLVA模數轉換器(25)提供時鐘節拍；整個系統電源由母板通過接插件(8)提供；存儲器(21)與FPGA模塊(17)連接。2.根據權利要求1所述的數字存儲與轉發式干擾系統，其特征在于，所述數模轉換器(19)輸出端通過鎖延遲環(DLL)與FPGA模塊(17)連接以確保FPGA模塊(17)與數模轉換器(19)的數據時鐘節拍對齊。3.根據權利要求1所述的數字存儲與轉發式干擾系統，其特征在于，所述FPGA模塊(17)包括第一數據轉換單元(14)、第二數據轉換單元(15)和第三數據轉換單元、第一多路復用器(9)和第二多路復用器(13)、入口FIFO單元(10)、門限判定單元(26)、主存儲FIFO單元(11)、出口FIFO單元(12)、欺騙單元(27)、SPI接口(28)以及隔離FIFO單元(29)，所述FPGA模塊(17)分別工作于偵查模式和欺騙模式的具體過程如下：A.偵查模式：第一多路復用器(9)放行與第一模數轉換器(16)連接的第三數據轉換單元的數據，并將轉換后的數據存儲至存儲器(21)中，同時屏蔽與外部第二模數轉換器(23)相連的第一數據轉換單元(14)的數據；B.欺騙模式：第一數據轉換單元(14)將外部的第二模數轉換器(23)的采樣數據傳輸給第一多路復用器(9)，第一多路復用器(9)放行與第二模數轉換器(23)相連的第一數據轉換單元(14)的數...

【專利技術屬性】
技術研發人員：李桓，趙峰，陳斐，唐建華，李玉柏，
申請(專利權)人：電子科技大學，
類型：發明
國別省市：四川;51