超結器件制備工藝制造技術

本發明專利技術公開了一種超結器件制備工藝，通過刻蝕溝槽并填充形成超結，本發明專利技術中將溝槽的刻蝕分段進行，大大降低了刻蝕難度，溝槽的側壁也更加垂直；本發明專利技術在進行填充的過程中，溝槽的深寬比很小，大大降低填充難度和缺陷的形成；同時本發明專利技術通過多次分段工藝，則可輕易保持所有位置的電荷平衡，提高擊穿電壓。同時分段還可以局部改變電荷量，為設計者提供更多優化器件特性的方法。

【技術實現步驟摘要】
【專利摘要】本專利技術公開了一種超結器件制備工藝，通過刻蝕溝槽并填充形成超結，本專利技術中將溝槽的刻蝕分段進行，大大降低了刻蝕難度，溝槽的側壁也更加垂直；本專利技術在進行填充的過程中，溝槽的深寬比很小，大大降低填充難度和缺陷的形成；同時本專利技術通過多次分段工藝，則可輕易保持所有位置的電荷平衡，提高擊穿電壓。同時分段還可以局部改變電荷量，為設計者提供更多優化器件特性的方法。【專利說明】超結器件制備工藝
本專利技術涉及半導體領域，具體涉及一種超結器件制備工藝。
技術介紹
Super-Junct1n (SJ,超結)晶體管為獨特的N/P交互結構,使得在同樣的擊穿電壓下只需要更薄的EPI (外延層)，以及更高的EPI摻雜，從而大大降低了器件的比導通電阻-Rsp,以及 figure of merit (F0M,品質因數)值。 目前,通常使用多次外延+注入+退火的方式形成Super-Junct1n。但是此方法造成局部P柱的濃度過高，容易導致提前擊穿，如圖1所示，在襯底I上制備由多層外延層形成的復合外延層2中形成P柱，同時因為需要退火造成了有效的N柱的濃度和面積都降低，很難進一步減小Rsp。 為了進一步提高Super-junct1n的性能,通過一次性刻蝕深槽，并填充P型外延來形成Super-Junct1n的結構，因此Trench-SJ技術被開發出來,該工藝不再需要額外的退火，可實現更低的Rsp。但是此方法需要刻蝕很深的trench (溝槽),并保持trench寬度基本一致。之后需要填充P型外延以形成P柱，不能形成過多缺陷，大致步驟可參照圖2a?圖2e所示:首先在襯底I上生長一層厚度較厚的N型外延層2(圖2a);之后采用一次性刻蝕在N型外延層2中形成深度較深的溝槽(圖2b);然后填充P型外延層3并進行研磨(圖2c?圖2d)，進行退火后形成P柱和N柱形成超級結，最后進行后續的場效應晶體管制備工藝，形成圖2e所示的結構。 而這些都對制造工藝提出了很高的要求，一般很難實現。特別是需要進一步縮小元胞尺寸來到達更小的Rsp，一般制造工藝只能望而卻步。 由于制備的溝槽深度較深，需要采用DRIE(Deep Reactive 1n Etching,深反應離子刻蝕)設備來進行蝕刻方可實現，目前DRIE設備代價十分昂貴，這無疑增加了生產成本和制備難度；同時由于制備的溝槽深寬比較大，在對溝槽填充P型外延層3的過程中，P型外延層3可能在開口形成堵塞，造成溝槽底部形成有空洞4，如圖2f所示，這會對器件性能造成不利影響；進一步的，傳統trench-SJ由于很難做到trench側壁絕對筆直,往往出現底部很窄，這樣造成的N/P電荷的不平衡而使得擊穿電壓降低。 以上問題都是現有技術中trench-SJ的制備工藝中所不可繞過的技術難題。
技術實現思路
本專利技術提供了一種超結器件制備工藝，其中，包括如下步驟: 提供一襯底，于所述襯底頂部自下而上依次生長多層具有第一導電類型的外延層，且在形成每層外延層之后，緊接著刻蝕該層外延層以形成若干間隔開的溝槽，并在溝槽中填充具有第二導電類型的半導體層，其中，任意兩層上下相鄰的外延層中所各自形成的溝槽均--對應并上下重合； 進行退火處理以形成摻雜立柱。 上述的制備工藝，其特征在于，在其中一層外延層中刻蝕形成溝槽并填充半導體層的步驟包括: 生長一層具有第一導電類型的外延層； 對外延層進行刻蝕以在該外延層頂部形成若干間隔開的溝槽； 制備一層具有第二導電類型的半導體層覆蓋在外延層表面并將溝槽予以填充； 進行平坦化處理，將外延層頂部的半導體層進行去除。 上述的制備工藝，其中，所述第一導電類型為N型導電類型，且所述第二導電類型為P型導電類型；或 所述第一導電類型為P型導電類型，且所述第二導電類型為N型導電類型。 上述的制備工藝，其中，當所述第一導電類型為P型導電類型，且所述第二導電類型為N型導電類型時，先在襯底上表面制備一層具有第二導電類型的緩沖層，之后再于該緩沖層之上依次生長多層具有第一導電類型的外延層。 上述的制備工藝，其中，當在所述緩沖層之上生長第一層外延層并進行刻蝕后，形成的每個溝槽均底部均位于所述緩沖層中。 上述的制備工藝，其中，當所述第一導電類型為N型導電類型，且所述第二導電類型為P型導電類型時，在所述襯底頂部生長的第一層外延層厚度大于后續生長的每一層外延層厚度。 上述的制備工藝，其中，當所述襯底頂部生長第一層外延層并對進行刻蝕后，形成的每個溝槽均底部位于所述第一層外延層中。 上述的制備工藝，其中，在對第一層外延層之上沉積的任意一層外延層進行刻蝕后，所形成的溝槽均貫穿該層外延層的整個厚度。 上述的制備工藝，其中，采用RIE工藝刻蝕形成所述溝槽。 上述的制備工藝，其中，每一層所述外延層中溝槽的深度均小于20微米。 上述的制備工藝，其中，所述方法還包括:形成所述摻雜立柱之后，在由多層外延層所共同構成的復合外延層的頂部進行MOSFET的制備工藝。 上述的制備工藝，其中，每次生長的外延層和/或半導體層的摻雜劑量為相同或不同。 本專利技術過將trench的刻蝕分段進行，大大降低了刻蝕難度，同時刻蝕形成的溝槽具有很陡的側壁；本專利技術在進行填充的過程中，溝槽的深寬比很小，大大降低填充難度和缺陷的形成；進一步的，通過多次分段工藝刻蝕溝槽并填充，則可輕易保持所有位置的電荷平衡，提高擊穿電壓。同時分段還可以局部改變電荷量，為設計者提供更多優化器件特性的方法。 【專利附圖】【附圖說明】 通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本專利技術及其特征、夕卜形和優點將會變得更明顯。在全部附圖中相同的標記指示相同的部分。并未刻意按照比例繪制附圖，重點在于示出本專利技術的主旨。 圖1為現有技術中采用多次外延+注入+退火的方式形成具有超結的半導體器件圖； 圖2a?2e為現有技術中通過一次性刻蝕深槽并填充來形成具有超結的器件的流程圖； 圖2f為采用圖2a?2e制備工藝所制備的器件在溝槽中形成有空洞的示意圖； 圖3a?3j為本專利技術實施例一中制備超級器件的流程圖； 圖4a?4h為本專利技術實施例二制備超級器件的流程圖。 【具體實施方式】 在下文的描述中，給出了大量具體的細節以便提供對本專利技術更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本專利技術可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本專利技術發生混淆，對于本領域公知的一些技術特征未進行描述。 為了徹底理解本專利技術，將在下列的描述中提出詳細的步驟以及詳細的結構，以便闡釋本專利技術的技術方案。本專利技術的較佳實施例詳細描述如下，然而除了這些詳細描述外，本專利技術還可以具有其他實施方式。 本專利技術提供了一種超結制備工藝，可適用于N/P型兩種摻雜工藝，作為示范性的，下面就該兩種摻雜工藝分別提供一實施例進行描述。 實施例一 步驟S1:提供一襯底10，于襯底10頂部自下而上依次生長多層具有第一導電類型的外延層，且在形成每層外延層之后，均刻蝕該層外延層以形成若干間隔開的溝槽，并緊接著在溝槽中填充具有第二導電類型的半導體層，其中，任意兩層上下相鄰的外延層中所各自形成的溝槽均--對應并上下重合。 在本實施例中，上述的第一本文檔來自技高網...

【技術保護點】
一種超結器件制備工藝，其特征在于，包括如下步驟：提供一襯底，于所述襯底頂部自下而上依次生長多層具有第一導電類型的外延層，且在形成每層外延層之后，緊接著刻蝕該層外延層以形成若干間隔開的溝槽，并在溝槽中填充具有第二導電類型的半導體層，其中，任意一層外延層中具有的多個溝槽與該外延層上下相鄰的另一層外延層中的溝槽均一一對應并上下重合；進行退火處理以形成摻雜立柱。

【技術特征摘要】

【專利技術屬性】
技術研發人員：馬榮耀，可瑞思，
申請(專利權)人：中航重慶微電子有限公司，
類型：發明
國別省市：重慶;85