一種適用于SoC芯片的多功能低電平復位電路制造技術

本實用新型專利技術公開了一種適用于SoC芯片的多功能低電平復位電路，包括延遲電路、異步復位同步釋放電路及與門電路，異步復位同步釋放電路包括第一寄存器及第二寄存器，將外部復位信號經過濾波和防抖動處理后，傳輸至同步復位異步釋放電路，同步復位異步釋放電路輸出復位信號連接至所有需要預先復位的SoC功能模塊，待這些模塊復位完成后，再經與門輸出SoC系統復位信號。本實用新型專利技術充分考慮了SoC功能模塊不同的復位需求，提供差異化的復位順序，增強了復位功能的靈活性。（*該技術在2024年保護過期，可自由使用*）

【技術實現步驟摘要】

本技術屬于數字集成電路領域，涉及一種多功能低電平復位電路，具體涉及一種適用于SoC芯片的多功能低電平復位電路。
技術介紹
隨著SoC集成度越來越高，其功能模塊逐漸增多，各功能模塊之間對復位的順序可能有特定的要求，如動態存儲器(SDRAM等)、PCI控制器等功能模塊在操作之前必須先進行初始化。為保證功能正確，SoC復位電路必須保證上述功能模塊首先結束復位并完成初始化之后，處理器再取消復位開始執行程序。專利ZL200610140205.5公開了一種異步復位、同步釋放的可消除復位信號不定態的復位電路，公開號CN?102571050A的專利公開了一種可濾波的適用于多時鐘域的復位電路，上述電路最后均只生成一位可靠的全局復位信號，存在的主要問題，上述方案均未給出針對SoC芯片內部不同屬性功能模塊的、具有先后順序的多功能復位信號。
技術實現思路
本技術的目的在于克服上述現有技術的缺點，提供了一種適用于SoC芯片的多功能低電平復位電路，該電路可以根據SoC芯片內各功能模塊復位的先后順序進行復位。為達到上述目的，本技術所述的適用于SoC芯片的多功能低電平復位電路包括延遲電路、異步復位同步釋放電路及與門電路，異步復位同步釋放電路包括第一寄存器及第二寄存器，SoC芯片的復位管腳與延遲電路的輸入端相連接，延遲電路的輸出端與第一寄存器的異步復位端及第二寄存器的異步復位端相連接，第一寄存器的時鐘輸入端及第二<br>寄存器的時鐘輸入端均與SoC芯片的時鐘信號輸出端相連接，第一寄存器的輸入端連接有高電平信號源，第一寄存器的輸出端與第二寄存器的輸入端相連接，第二寄存器的輸出端分別與與門電路的一個輸入端及SoC芯片上預先復位的功能模塊的復位端相連接，與門電路的另一個輸入端與SoC芯片上的預先復位完成標志信號ini_done輸出端相連接，與門電路的輸出端與SoC芯片上后復位的功能模塊的復位端相連接。所述延遲電路由第一或門電路及若干個移位寄存器組成，SoC芯片的時鐘信號輸出端與各移位寄存器的時鐘信號輸入端相連接；第一個移位寄存器的輸入端與SoC芯片的復位管腳相連接，其它移位寄存器的輸出端分別與第一或門電路的輸入端相連接；后一個移位寄存器的輸入端與前一個移位寄存器的輸出端相連接，第一或門電路的輸出端與分別與第一寄存器的異步復位端及第二寄存器的異步復位端相連接。所述延遲電路由第二或門電路及若干延遲單元組成，SoC芯片的復位管腳與第一個延遲單元的輸入端及第二或門電路的一個輸入端相連接，后一個延遲單元的輸入端與前一個延遲單元的輸出端相連接，最后一個延遲單元的輸出端與或門電路的另一個輸入端相連接，第二或門電路的輸出端與分別與第一寄存器的異步復位端及第二寄存器的異步復位端相連接。本技術具有以下有益效果：本技術所述的適用于SoC的多功能低電平復位電路通過延遲電路對SoC芯片管腳的復位信號進行濾波及去毛刺，從而有效的增強復位信號的可靠性，同時通過延遲電路控制復位信號的濾波長度，同時通過異步復位同步釋放電路提供可靠的、無不定態的復位信號。另外，在對SoC芯片內的各功能模塊進行復位的過程中，先通過第二寄存器輸出的復位信號對SoC芯片內需要預先復位的功能模塊進行復位，當SoC芯片內需要預先復位的各功能模塊復位完成后，SoC芯片通過標志信號輸出端輸出高電平的標志信號，再與復位信號與運算后使SoC芯片內后復位的各功能模塊進行后復位，從而增強了復位功能的靈活性。附圖說明圖1為本技術的結構示意圖；圖2為本技術中延遲器的一種結構示意圖；圖3為本技術中延遲器的另一種結構示意圖。其中，101為延遲電路、102為異步復位同步釋放電路、103為與門電路、104為第一寄存器、105為第二寄存器、106為移位寄存器、107為第一或門電路、108為延遲單元、109為第二或門電路。具體實施方式下面結合附圖對本技術做進一步詳細描述：參考圖1，本技術所述的適用于SoC芯片的多功能低電平復位電路本技術所述的適用于SoC芯片的多功能低電平復位電路包括延遲電路101、異步復位同步釋放電路102及與門電路103，異步復位同步釋放電路102包括第一寄存器104及第二寄存器105，SoC芯片的復位管腳與延遲電路101的輸入端相連接，延遲電路101的輸出端與第一寄存器104的異步復位端及第二寄存器105的異步復位端相連接，第一寄存器104的時鐘輸入端及第二寄存器105的時鐘輸入端均與SoC芯片的時鐘信號輸出端相連接，第一寄存器104的輸入端連接有高電平信號源，第一寄存器104的輸出端與第二寄存器105的輸入端相連接，第二寄存器105的輸出端分別與與門電路103的一個輸入端及SoC芯片上預先復位的功能模塊的復位端相連接，與門電路103的另一個輸入端與SoC芯片上的預先復位完成標志信號ini_done輸出端相連接，與門電路103的輸出端與SoC芯片上后復位的功能模塊的復位端相連接。參考圖2及圖3，需要說明的是，所述延遲電路可以有兩種結構，其中一種結構為：所述延遲電路101由第一或門電路107及若干個移位寄存器106組成，SoC芯片的時鐘信號輸出端與各移位寄存器106的時鐘信號輸入端相連接；第一個移位寄存器106的輸入端與SoC芯片的復位管腳相連接，其它移位寄存器106的輸出端分別與第一或門電路107的輸入端相連接；后一個移位寄存器106的輸入端與前一個移位寄存器106的輸出端相連接，第一或門電路107的輸出端與分別與第一寄存器104的異步復位端及第二寄存器105的異步復位端相連接。另一種結構為：所述延遲電路101由第二或門電路109及若干延遲單元108組成，SoC芯片的復位管腳與第一個延遲單元108的輸入端及第二或門電路109的一個輸入端相連接，后一個延遲單元108的輸入端與前一個延遲單元108的輸出端相連接，最后一個延遲單元108的輸出端與或門電路的另一個輸入端相連接，第二或門電路109的輸出端與分別與第一寄存器104的異步復位端及第二寄存器105的異步復位端相連接。本技術的具體工作過程為：延遲電路101輸入SoC芯片的復位信號resetn，輸出有效的復位信號rst給第一寄存器104的異步復位端及第二寄存器105的異步復位端，延遲電路101的作用為消除復位信號的毛刺及抖動，當或門電路輸入兩個低電平時，延遲電路101本文檔來自技高網...

【技術保護點】
一種適用于SoC芯片的多功能低電平復位電路，其特征在于，包括延遲電路(101)、異步復位同步釋放電路(102)及與門電路(103)，異步復位同步釋放電路(102)包括第一寄存器(104)及第二寄存器(105)，SoC芯片的復位管腳與延遲電路(101)的輸入端相連接，延遲電路(101)的輸出端與第一寄存器(104)的異步復位端及第二寄存器(105)的異步復位端相連接，第一寄存器(104)的時鐘輸入端及第二寄存器(105)的時鐘輸入端均與SoC芯片的時鐘信號輸出端相連接，第一寄存器(104)的輸入端連接有高電平信號源，第一寄存器(104)的輸出端與第二寄存器(105)的輸入端相連接，第二寄存器(105)的輸出端分別與與門電路(103)的一個輸入端及SoC芯片上預先復位的功能模塊的復位端相連接，與門電路(103)的另一個輸入端與SoC芯片上的預先復位完成標志信號ini_done輸出端相連接，與門電路(103)的輸出端與SoC芯片上后復位的功能模塊的復位端相連接。

【技術特征摘要】
1.一種適用于SoC芯片的多功能低電平復位電路，其特征在于，包
括延遲電路(101)、異步復位同步釋放電路(102)及與門電路(103)，
異步復位同步釋放電路(102)包括第一寄存器(104)及第二寄存器(105)，
SoC芯片的復位管腳與延遲電路(101)的輸入端相連接，延遲電路(101)
的輸出端與第一寄存器(104)的異步復位端及第二寄存器(105)的異步
復位端相連接，第一寄存器(104)的時鐘輸入端及第二寄存器(105)的
時鐘輸入端均與SoC芯片的時鐘信號輸出端相連接，第一寄存器(104)
的輸入端連接有高電平信號源，第一寄存器(104)的輸出端與第二寄存
器(105)的輸入端相連接，第二寄存器(105)的輸出端分別與與門電路
(103)的一個輸入端及SoC芯片上預先復位的功能模塊的復位端相連接，
與門電路(103)的另一個輸入端與SoC芯片上的預先復位完成標志信號
ini_done輸出端相連接，與門電路(103)的輸出端與SoC芯片上后復位
的功能模塊的復位端相連接。
2.根據權利要求1所述的適用于SoC芯片的多功能低電平復位電路，<...

【專利技術屬性】
技術研發人員：陳慶宇，吳龍勝，宮瑤，
申請(專利權)人：中國航天科技集團公司第九研究院第七七一研究所，
類型：新型
國別省市：陜西;61