以太網PHY芯片之間的耦合電路制造技術

本實用新型專利技術公開了一種以太網PHY芯片之間的耦合電路，包括第一PHY芯片和第二PHY芯片，第一PHY芯片和第二PHY芯片對應的引腳通過電容耦合，電容的兩端分別通過上拉電阻接對應芯片的偏置電壓。本實用新型專利技術采用電容耦合，可以顯著簡化電路。（*該技術在2023年保護過期，可自由使用*）

【技術實現步驟摘要】
以太網PHY芯片之間的耦合電路[
]本技術涉及以太網交換機，尤其涉及一種以太網PHY芯片之間的耦合電路。[
技術介紹
]如圖1所示，以數據傳輸速率為100M/S為例，傳統以太網PHY芯片之間的耦合電路需要T1-T4共4個以太網網絡變壓器進行耦合，電路結構復雜。[
技術實現思路
]本技術要解決的技術問題是提供一種結構簡單的以太網PHY芯片之間的耦合電路。為了解決上述技術問題，本技術采用的技術方案是，一種以太網PHY芯片之間的耦合電路，包括第一 PHY芯片和第二 PHY芯片，第一 PHY芯片和第二 PHY芯片對應的引腳通過電容耦合，電容的兩端分別通過上拉電阻接對應芯片的偏置電壓。以上所述的以太網PHY芯片之間的耦合電路，第二 PHY芯片的接收數據正引腳通過第一電容接第一 PHY芯片的發送數據正引腳，第二 PHY芯片的接收數據負引腳通過第二電容接第一 PHY芯片的發送數據負引腳，第二 PHY芯片的發送數據正引腳通過第三電容接第一 PHY芯片的接收數據正引腳，第二 PHY芯片的發送數據負弓I腳通過第四電容接第一 PHY芯片的接收數據負引腳；第一 PHY芯片的發送數據正引腳、發送數據負引腳、接收數據負引腳、接收數據正引腳分別通過第一電阻、第二電阻、第三電阻、第四電阻接第一 PHY芯片的偏置電壓；第二 PHY芯片的發送數據正引腳、發送數據負引腳、接收數據負引腳、接收數據正引腳分別通過第五電阻、第六電阻、第七電阻、第八電阻接第二 PHY芯片的偏置電壓。以上所述的以太網PHY芯片之間的耦合電路，第二 PHY芯片的第二接收數據正引腳通過第五電容接第一 PHY芯片的第二發送數據正引腳，第二 PHY芯片的第二接收數據負引腳通過第六電容接第一 PHY芯片的第二發送數據負引腳；第二 PHY芯片的第二發送數據正引腳通過第七電容接第一 PHY芯片的第二接收數據正引腳，第二 PHY芯片的第二發送數據負引腳通過第八電容接第一 PHY芯片的第二接收數據負引腳；第一 PHY芯片的第二發送數據正引腳、第二發送數據負引腳、第二接收數據負引腳、第二接收數據正引腳分別通過第九電阻、第十電阻、第十一電阻、第十二電阻接第一PHY芯片的偏置電壓；第二PHY芯片的第二發送數據正引腳、第二發送數據負引腳、第二接收數據負引腳、第二接收數據正引腳分別通過第十三電阻、第十四電阻、第十五電阻、第十六電阻接第二 PHY芯片的偏置電壓。本技術以太網PHY芯片之間的耦合電路采用電容耦合，可以顯著簡化電路。[【附圖說明】]下面結合附圖和【具體實施方式】對本技術作進一步詳細的說明。圖1是現有技術以以太網PHY芯片之間的耦合電路的原理圖。圖2是本技術實施例1以太網PHY芯片之間的耦合電路的原理圖。圖3是本技術實施例2以太網PHY芯片之間的耦合電路的原理圖。[【具體實施方式】]本技術實施例1以太網PHY芯片之間的耦合電路的結構如圖2所示，包括PHY芯片A和PHY芯片B，PHY芯片B的RX+引腳通過電容Cl接PHY芯片A的TX+引腳，PHY芯片B的RX-引腳通過電容C2接PHY芯片A的TX-引腳，PHY芯片B的TX+引腳通過電容C4接PHY芯片A的RX+引腳，PHY芯片B的TX-引腳通過電容C3接PHY芯片A的RX-引腳。PHY芯片A的TX+引腳、TX-引腳、RX-引腳、RX+弓I腳分別通過電阻Rl、電阻R2、電阻R3、電阻R4接PHY芯片A的偏置電壓VA0 PHY芯片B的TX+引腳、TX-引腳、RX-引腳、RX+引腳分別通過電阻R5、電阻R6、電阻R7、電阻R8接PHY芯片B的偏置電壓VB。現以以太網PHY芯片A發送數據，以太網PHY芯片B接收數據，速率為100M/S為例進行說明:以太網PHY芯片A以差分信號發送數據，芯片TX+引腳和TX-引腳分別通過電阻Rl和R2上拉至以太網PHY芯片A側上拉電壓VA，VA的大小取決于以太網PHY芯片A規定的電平標準，TX+引腳和TX-引腳發出的差分信號均包含一定的交流分量，這兩個交流分量分別通過電容Cl、C2耦合至以太網PHY芯片B側，以太網PHY芯片B側會產生兩個相同幅度的交流信號，這兩個交流信號分別通過電阻R8、R7上拉至以太網PHY芯片B側上拉電壓VB，VB的大小取決于以太網PHY芯片B規定的電平標準。以太網PHY芯片B發送數據，以太網PHY芯片A接收數據的工作原理同上。以上電路同樣適用于兩個以太網PHY芯片之間以10M/S的速率傳輸數據。本技術實施例2以太網PHY芯片之間的耦合電路的結構如圖3所示，以實施例I的基礎上增加了一組電路，兩個以太網PHY芯片之間可以以1000M/S的速率傳輸數據，耦合電路包括PHY芯片A和PHY芯片B。其中，DA+, DB+, DC+, DD+為差分對信號的正端引腳，DA-, DB-, DC-, DD-為對應差分對信號的負端引腳。PHY芯片B的DA+弓丨腳通過電容Cl接PHY芯片A的DA+引腳，PHY芯片B的DA-弓I腳通過電容C2接PHY芯片A的DA-引腳；PHY芯片B的DB+引腳通過電容C3接PHY芯片A的DB+引腳，PHY芯片B的DB-引腳通過電容C4接PHY芯片A的DB-引腳。PHY芯片B的DC+引腳通過電容C5接PHY芯片A的DC+引腳，PHY芯片B的DC-引腳通過電容C6接PHY芯片A的DC-弓丨腳；PHY芯片B的DD+弓丨腳通過電容C7接PHY芯片A的DD+引腳，PHY芯片B的DD-引腳通過電容C8接PHY芯片A的DD-引腳。PHY芯片A的DA+引腳、DA-引腳、DB+引腳、DB-、DC+引腳、DC-引腳、DD+引腳、DD-引腳分別通過電阻R1、電阻R2、電阻R3、電阻R4、電阻R5、電阻R6、電阻R7、電阻R8接PHY芯片A的偏置電壓VA。PHY芯片B的DA+引腳、DA-引腳、DB+引腳、DB-、DC+引腳、DC-引腳、DD+引腳、DD-引腳分別通過電阻R16、電阻R15、電阻R14、電阻R13、電阻R12、電阻R11、電阻R10、電阻R9接PHY芯片B的偏置電壓VB。本文檔來自技高網...

【技術保護點】
一種以太網PHY芯片之間的耦合電路，包括第一PHY芯片和第二PHY芯片，其特征在于，第一PHY芯片和第二PHY芯片對應的引腳通過電容耦合，電容的兩端分別通過上拉電阻接對應芯片的偏置電壓。

【技術特征摘要】
1.一種以太網PHY芯片之間的耦合電路，包括第一 PHY芯片和第二 PHY芯片，其特征在于，第一 PHY芯片和第二 PHY芯片對應的引腳通過電容耦合，電容的兩端分別通過上拉電阻接對應芯片的偏置電壓。2.根據權利要求1所述的以太網PHY芯片之間的耦合電路，其特征在于，第二PHY芯片的接收數據正引腳通過第一電容接第一 PHY芯片的發送數據正引腳，第二 PHY芯片的接收數據負引腳通過第二電容接第一 PHY芯片的發送數據負引腳，第二 PHY芯片的發送數據正引腳通過第三電容接第一 PHY芯片的接收數據正引腳，第二 PHY芯片的發送數據負引腳通過第四電容接第一 PHY芯片的接收數據負引腳；第一 PHY芯片的發送數據正引腳、發送數據負引腳、接收數據負引腳、接收數據正引腳分別通過第一電阻、第二電阻、第三電阻、第四電阻接第一 PHY芯片的偏置電壓；第二 PHY芯片的發送數據正引腳、發送數據負引腳、接收數據負引腳、接收數據正引腳分別通過第五電...

【專利技術屬性】
技術研發人員：熊偉，
申請(專利權)人：深圳市三旺通信技術有限公司，
類型：新型
國別省市：廣東;44