延遲線電路及半導體集成電路制造技術

延遲線電路及半導體集成電路。該延遲線電路包括精調延遲單元及串聯連接至精調延遲單元的輸出端的多個粗調延遲單元。精調延遲單元包括二個精調延遲電路，每個精調延遲電路包括：第一PMOS晶體管；第一NMOS晶體管；多個柵極特征的寬度相等的第二PMOS晶體管，并聯耦接電源電壓及第一PMOS晶體管的源極之間；至少一柵極特征的寬度小于第二PMOS晶體管的第三PMOS晶體管，耦接電源電壓及第一PMOS晶體管的源極之間；多個柵極特征的寬度相等的第二NMOS晶體管，并聯耦接接地電壓及第一NMOS晶體管的源極之間；及至少一個柵極特征的寬度小于第二NMOS晶體管的的第三NMOS晶體管，耦接接地電壓及第一NMOS晶體管的源極之間。

【技術實現步驟摘要】
延遲線電路及半導體集成電路
本專利技術涉及一種延遲線電路，且特別涉及系統芯片的延遲線電路。
技術介紹
在系統芯片(System On Chip, S0C)中有大量的處理信號之間相位關系的電路，并且需要通過多位的數字編碼控制相位關系，延遲線電路(delay line circuit)就是為了實現這樣的功能，例如一個延遲線電路由7位的數字編碼控制，便可以實現較輸入信號增加O?127個延時步長(delay step)范圍內的延時調節，進而控制輸出信號與參考信號之間的相位關系。圖1所示為根據現有技術的延遲線電路10的示意圖。延遲線電路10包括精調延遲單兀(fine delay unit)FD、粗調延遲單兀(coarse delay unit)CDl ?CD31、虛置(dummy)粗調延遲單元D⑶以及開關SWO?SW31。輸入至精調延遲單元FD的控制信號編碼有4組。開關控制信號CO?C31用以控制32個開關SWO?SW31的導通與截止，每次只能有其中一個開關為導通。如此一來，7位共128個編碼就分為了 4乘以32。每個粗調延遲單元⑶N的延時(delay)相等且為精調延遲單元FD的延時步長的4倍。圖2為精調延遲單元FD的電路圖。精調延遲單元FD包括如圖2連結方式所示的P型金屬氧化物半導體(P-type Metal Oxide Semiconductor, PM0S)晶體管Pl?PlO以及 N 型金屬氧化物半導體(N-type Metal Oxide Semiconductor, NM0S)晶體管 NI ?N10。PMOS晶體管P9和NMOS晶體管N9的連結方式類似于反相器，PMOS晶體管Pl?P4并聯耦接于PMOS晶體管P9的源極以及電源電壓DVDD之間，PMOS晶體管Pl的柵極耦接至接地電壓DVSS，PMOS晶體管P2?P4的柵極分別耦接至控制信號SPO?SP2，NMOS晶體管NI?N4并聯耦接于NMOS晶體管N9的源極以及接地電壓DVSS之間，NMOS晶體管NI的柵極耦接至電源電壓DVDD，NM0S晶體管N2?N4的柵極分別耦接至控制信號SNO?SN2。控制信號SNO?SN2分別為控制信號SPO?SP2的反相。舉例而言，控制信號SPO為O時，控制信號SNO為1，而當控制信號SPl為I時，控制信號SNl為O。PMOS晶體管P5?P8和PlO以及NMOS晶體管N5?N8和NlO的連接方式與上述PMOS晶體管Pl?P4和P9以及NMOS晶體管NI?N4和N9的連接方式相同因此不再復述。精調延遲單元FD通過控制PMOS晶體管P2?P4、P6?P8以及NMOS晶體管N2?N4、N6?N8的導通與截止來實現延時的變化。舉例而言，當控制信號SPO?SP2皆為O且控制信號SNO?SN2皆為I時，精調延遲單元FD的延時最小，而當SPO?SP2皆為I且控制信號SNO?SN2皆為O時，精調延遲單元FD的延時最大。圖3為粗調延遲單元⑶I的電路圖。粗調延遲單元⑶2?⑶31皆與粗調延遲單元⑶I相同因此不再復述。粗調延遲單元⑶I包括PMOS晶體管Pll?P14以及NMOS晶體管NI I?N14。在粗調延遲單元⑶I中，通過調整各晶體管的尺寸來達成使粗調延遲單元的延時為精調延遲單元FD的延時步長的4倍。為了確保延時步長的均勻性，一般精調延遲單元FD和31個粗調延遲單元⑶I?CD31在布局(layout)上會呈直線排列，以保證每個延遲單元的負載完全相同。確保延時步長均勻性的關鍵有三點:第一，精調延遲單元FD內部的每個延時步長必須相同，這一點可以通過反復調整精調延遲單元FD中的晶體管尺寸來實現。圖4為精調延遲單元FD的部分布局40的示意圖，圖4中只畫出了精調延遲單元FD的第一級電路，即PMOS晶體管Pl?P4和P9以及NMOS晶體管NI?N4和N9，中PMOS晶體管部分的布局，沒有畫出漏極連接。為了確保延時步長的精確相等，PMOS晶體管Pl?P4的尺寸就會各不相同，這樣的布局方式會使得PMOS晶體管Pl?P4的漏極寄生電容較大；第二，粗調延遲單元的延時步長必須精確等于精調延遲單元的延時步長的4倍，精調延遲單元FD的延時是藉由導通或截止開關而產生不同的延時，但粗調延遲單元CDN的延時為固定的絕對延時，由于延遲單元FD的延時和粗調延遲單元CDN的延時是以不同方式產生，因此可能會無法實現精確的倍數關系，尤其在不同的電源電壓和溫度環境下；第三，精調延遲單元FD和31個粗調延遲單元⑶I?⑶31在布局上會呈直線排列而使得延遲線電路的形狀呈長條形，如此一來會使整個SOC內部模塊的布局復雜化或是浪費面積，更甚者，在28納米或是更為先進的制程條件下，常會要求所有核心(core)晶體管的多晶硅方向一致，大幅度地降低了延遲線電路的布局隨意性，換句話說，會需要針對不同的布局設計不同的延遲線電路，增加設計成本。綜上所述，需要一種可縮短設計周期、可確保延時步長均勻性、受溫度電壓變化影響小并可靈活擺放于SOC中的延遲線電路。
技術實現思路
有鑒于此，本專利技術一個實施例提供一種延遲線電路，包括:精調延遲單元以及多個粗調延遲單元。精調延遲單元的輸入端耦接至延遲線電路的輸入端，精調延遲單元的輸出端通過開關耦接至延遲線電路的輸出端。多個粗調延遲單元串聯連接至精調延遲單元的輸出端，每個粗調延遲單元通過多個第一開關中的一個對應開關耦接至該輸出端。精調延遲單元包括二個精調延遲電路，每個該精調延遲電路包括:第一 P型金屬氧化物半導體晶體管；第一N型金屬氧化物半導體晶體管，其漏極耦接至該第一PMOS晶體管的漏極，其柵極耦接至該第一 PMOS晶體管的柵極；多個第二 PMOS晶體管，并聯耦接于電源電壓以及該第一PMOS晶體管的源極之間，所述第二PMOS晶體管的柵極特征的寬度相等；至少一個第三PMOS晶體管，耦接于該電源電壓以及該第一PMOS晶體管的源極之間，至少一個第三PMOS晶體管的柵極特征的寬度小于所述第二 PMOS晶體管的柵極特征的寬度；多個第二NMOS晶體管，并聯耦接于接地電壓以及該第一 NMOS晶體管的源極之間，所述第二 NMOS晶體管的柵極特征的寬度相等；以及至少一個第三NMOS晶體管，耦接于該接地電壓以及該第一NMOS晶體管的源極之間，該至少一個第三NMOS晶體管的柵極特征的寬度小于所述第二 NMOS晶體管的柵極特征的寬度。本專利技術另一個實施例提供一種半導體集成電路，包括:多個核心晶體管，所述核心晶體管的柵極特征互相平行；以及電路模塊，包括多個半導體裝置，所述半導體裝置為延相同方向配置并使該電路模塊的布局為正方形。本專利技術所提出的延遲線電路布局為正方形，可靈活擺放于SOC中，尤其是在要求晶體管的多晶硅方向一致的28nm及更先進工藝中，其優勢更為明顯。并且，可縮短設計周期，且根據此種正方形布局設計的延遲線電路還具有各行多晶硅寬度一致的特點，本專利技術 的延遲線電路更加入了精調單元，可確保延時步長均勻性，且受溫度電壓變化影響小。【附圖說明】圖1為根據現有技術的延遲線電路的示意圖。圖2為圖1的延遲線電路的精調延遲單元的電路圖。圖3為圖1的延遲線電路的粗調延遲單元的電路圖。圖4為圖2的精調延遲單元的部分布局的示意圖。圖5為根據本專利技術一個實施例的延遲線電路的示意圖。圖6A為圖5的延遲本文檔來自技高網...

【技術保護點】
一種延遲線電路，包括：精調延遲單元，該精調延遲單元的輸入端耦接至該延遲線電路的輸入端，該精調延遲單元的輸出端通過開關耦接至該延遲線電路的輸出端；以及多個粗調延遲單元，串聯連接至該精調延遲單元的輸出端，每個該粗調延遲單元通過多個第一開關中的一個對應開關耦接至該輸出端；其中該精調延遲單元包括二個精調延遲電路，每個該精調延遲電路包括：第一P型金屬氧化物半導體晶體管；第一N型金屬氧化物半導體晶體管，其漏極耦接至該第一PMOS晶體管的漏極，其柵極耦接至該第一PMOS晶體管的柵極；多個第二PMOS晶體管，并聯耦接于電源電壓以及該第一PMOS晶體管的源極之間，所述第二PMOS晶體管的柵極特征的寬度相等；至少一個第三PMOS晶體管，耦接于該電源電壓以及該第一PMOS晶體管的源極之間，該至少一個第三PMOS晶體管的柵極特征的寬度小于所述第二PMOS晶體管的柵極特征的寬度；多個第二NMOS晶體管，并聯耦接于接地電壓以及該第一NMOS晶體管的源極之間，所述第二NMOS晶體管的柵極特征的寬度相等；以及至少一個第三NMOS晶體管，耦接于該接地電壓以及該第一NMOS晶體管的源極之間，該至少一個第三NMOS晶體管的柵極特征的寬度小于所述第二NMOS晶體管的柵極特征的寬度。...

【技術特征摘要】
1.一種延遲線電路，包括: 精調延遲單元,該精調延遲單元的輸入端稱接至該延遲線電路的輸入端，該精調延遲單元的輸出端通過開關耦接至該延遲線電路的輸出端；以及 多個粗調延遲單元，串聯連接至該精調延遲單元的輸出端，每個該粗調延遲單元通過多個第一開關中的一個對應開關耦接至該輸出端； 其中該精調延遲單元包括二個精調延遲電路，每個該精調延遲電路包括: 第一 P型金屬氧化物半導體晶體管； 第一 N型金屬 氧化物半導體晶體管，其漏極耦接至該第一 PMOS晶體管的漏極，其柵極耦接至該第一 PMOS晶體管的柵極； 多個第二PMOS晶體管，并聯耦接于電源電壓以及該第一PMOS晶體管的源極之間，所述第二 PMOS晶體管的柵極特征的寬度相等； 至少一個第三PMOS晶體管，耦接于該電源電壓以及該第一 PMOS晶體管的源極之間，該至少一個第三PMOS晶體管的柵極特征的寬度小于所述第二 PMOS晶體管的柵極特征的寬度； 多個第二NMOS晶體管，并聯耦接于接地電壓以及該第一NMOS晶體管的源極之間，所述第二 NMOS晶體管的柵極特征的寬度相等；以及 至少一個第三NMOS晶體管，耦接于該接地電壓以及該第一 NMOS晶體管的源極之間，該至少一個第三NMOS晶體管的柵極特征的寬度小于所述第二 NMOS晶體管的柵極特征的寬度。2.根據權利要求1所述的延遲線電路，其中每一粗調延遲單元的延時為該精調延遲單元的延時步長的正整數倍。3.根據權利要求2所述的延遲線電路，其中每一粗調延遲單元包括二個粗調延遲電路，所述粗調延遲單元其中至少一個粗調延遲單元的每一粗調延遲電路包括: 第四PMOS晶體管； 第四NMOS晶體管，其漏極耦接至該第四PMOS晶體管的漏極，其柵極耦接至該第四PMOS晶體管的柵極； 第五PMOS晶體管，耦接于該電源電壓以及該第四PMOS晶體管的源極之間； 至少第六PMOS晶體管，耦接于該電源電壓以及該第四PMOS晶體管的源極之間，該至少一個第六PMOS晶體管的柵極特征的寬度小于該第五PMOS晶體管的柵極特征的寬度； 第五NMOS晶體管，耦接于該接地電壓以及該第四NMOS晶體管的源極之間；以及至少一個第六NMOS晶體管，耦接于該接地電壓以及該第四NMOS晶體管的源極之間，該至少一個第六NMOS晶體管的柵極特征的寬度小于該第五NMOS晶體管的柵極特征的寬度。4.根據權利要求3所述的延遲線電路，其中該第五PMOS晶體管以及該至少一個第六PMOS晶體管的柵極耦接至該電源電壓，且該第五NMOS晶體管以及該至少一個第六NMOS晶體管的柵極耦接至該接地電壓。5.根據權利要求1所述的延遲線電路，其中該延遲線電路的布局為正方形。6.根據權利要求1所述的延遲線電路，其中所述第二PMOS晶體管中的一個第二 PMOS晶體管的柵極耦接至該電源電壓，所述第二 PMOS晶體管中該第二 PMOS晶體管以外的每一第二 PMOS晶體管的柵極耦接至控制器，該至少一個第三PMOS晶體管的柵極耦接至該控制器，所述第二 NMOS晶體管中的一個第二 NMOS晶體管的柵極耦接至該接地電壓，所述第二NMOS晶體管中該第二 NMOS晶體管以外的每一第二 NMOS晶體管的柵極耦接至該控制器，且該至少一個第三NMOS晶體管的柵極耦接至該控制器。7.—種半導體集成電路，包括: 多個核心晶體管，所述核心晶體管的柵極特征互相平行；以及電路模塊，包括多個半導體裝置，所述半導體裝置為延相同方向配置并使該電路模塊的布局為正方形。8.根據權利要求7所述的半導體集成電路，其中每一半導體裝置包括: 基板； N型井區，位于該基板中； 第一主動區，位于該N型井區中； 多個第一源極，形成于該第一主動區中； 多個第一漏極，形成于該第一主動區中； 多個第一柵極特征，每一所述第一柵極特征設置于所述第一源極中的一個第一源極以及所述第一漏極中的一個第一漏極之間的該第一主動區上，所述第一柵極特征互相平行；第二主動區，位于該N型井區中并平行于該第一主動區； 多個第二源極，形成于該第二主動區中； 多個第二漏極，形成于該第二主動區中；以及 多個第二柵極特征，每一所述第二柵極特征設置于所述第二源極中的一個第二源極以及所述第二漏極中的一個第二漏極之間的該第二主動區上...

【專利技術屬性】
技術研發人員：劉權鋒，段慧婕，
申請(專利權)人：威盛電子股份有限公司，
類型：發明
國別省市：中國臺灣;71